Патент на изобретение №2222822

(54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ ЭЛЕКТРОПРИВОДАМИ, ЭЛЕКТРОННЫМИ КЛЮЧАМИ И СИГНАЛИЗАЦИЕЙ

(57) Реферат:

Изобретение относится к средствам управления и может применяться в системах управления технологическими объектами в различных областях производства и на транспорте. Техническим результатом является повышение быстродействия устройства и расширение его функциональных возможностей. Устройство содержит входной блок, коммутационно-вычислительный блок для операций с однобитовыми кодами, блок оперативной памяти, выходной блок, блок программ, блок синхронизации, многоканальный операционный блок для операций с многоразрядными кодами, блок условных переходов, состоящий из счетчика импульсов, рядов ячеек памяти, электронных ключей, модуля управления, адресных шин. 13 ил.

Предлагаемое устройство относится к средствам управления и может применяться в системах управления технологическими объектами.

Известно устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации и вычисления, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командных шин, поступающих, как и адресные шины, с выходов программного блока [1].

Недостатком данного устройства является относительно низкое быстродействие, большой объем ячеек памяти в программном блоке при реализации, например, процесса сравнения двоичных кодов.

Наиболее технически близким является устройство, содержащее соединенное между собой определенным образом входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи и хранения полученных значений кодов, поступающих из логических каналов многоканального операционного блока, а также из коммутационно-вычислительного блока, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений и других логических операций, блок синхронизации, обеспечивающий устойчивую работу всего устройства [2].

К недостаткам данного устройства можно отнести отсутствие возможности организации условных переходов при выполнении программы, что снижает быстродействие устройства и сужает его функциональные возможности, что проявляется, например, при необходимости вести управление объектом в зависимости от наличия или отсутствия определенных кодовых признаков среди множества кодовых слов и т.д.

Целью предлагаемого изобретения является повышение быстродействия устройства и расширение его функциональных возможностей.

С этой целью в устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти, и передачи их через цифроаналоговые преобразователи на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, первые входы двух И элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с соответствующим выходом блока синхронизации, а выходом с управляющим входом ячейки памяти, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти, для управления записью информации, многоканальный операционный блок, содержащий восемь элементов И, триггер, элементы ИЛИ с первого по пятый, первый и второй дешифраторы, управляемую ячейку памяти и “n” параллельно работающих логических каналов, имеющих одинаковую структуру, каждый их которых содержит внутри самого себя элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры, при этом в каждом логическом канале многоканального операционного блока, выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого подключен к первому входу первого элемента И и к выходу второго элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, при этом внутри многоканального операционного блока, выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход – к выходу третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и логической “1”, первые входы шестого и седьмого элементов И подключены к соответствующим выходам второго дешифратора, а вторые входы соответственно к прямому и инверсному выходам ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляемый вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к соответствующему выходу первого дешифратора, второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов, соединен с определенным выходом блока синхронизации, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, а внутри многоканального операционного блока выход пятого элемента ИЛИ, соответствующие выходы первого дешифратора и инверсный выход второго счетного триггера последнего логического канала связаны с определенными входами коммутационно-вычислительного блока, работающего с одноразрядными переменными, в котором первые входы третьего и также четвертого И элемента И-ИЛИ подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом пятого элемента ИЛИ и с инверсным выходом второго счетного триггера последнего логического канала в многоканальном операционном блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т. д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где инверсный выход управляемой ячейки памяти соединен с соответствующим входом выходного блока, а управляющий и информационный входы триггера связаны соответственно с выходом пятого элемента И, и с шиной, передающей младший разряд информационного кодового слова, в составе общих шин, входы восьмого элемента И соединены с соответствующими выходами первого дешифратора и блока синхронизации, а выход связан с первым входом четвертого элемента ИЛИ, выход последнего соединен с входами сброса в “0” вторых счетных триггеров всех логических каналов, входы пятого элемента И подключены к определенным выходам программного блока и блока синхронизации, а выход соединен с вторым входом четвертого элемента ИЛИ и с входами сброса в “0” первых счетных триггеров всех логических каналов, выход триггера связан с определенным входом первого дешифратора, еще один вход которого подключен к запирающему выходу второго дешифратора многоканального операционного блока, содержащее также определенную систему связи, которая oxвaтывает соответствующие блоки и содержит первый и второй электронные ключи, общие шины, логический элемент, в многоканальный операционный блок введены шестой и седьмой элементы ИЛИ, элемент НЕ и электронный выключатель, а каждый логический канал дополнен четвертым элементом И, модулем сдвига разрядов (MСP) и модулем реализации логических функций (МРФ), модули МСР1 введены во все каналы, кроме первого и последнего и реализуют логические функции (1) и (2), имеют шесть входов и два выхода, из которых первые входы модулей МСР1 всех логических каналов, кроме первого и последнего, объединены и связаны с выходом элемента НЕ, остальные входы модулей МСР1 соединены соответственно с двумя определенными выходами программного блока, с выходами двух первых счетных триггеров данного и последующего каналов, а выходы модуля МСР1 подключены соответственно к третьему и четвертому входам первых элементов ИЛИ данного и последующего канала, модуль МСР2 первого канала имеет шесть входов, три выхода, реализует булевы функции (3), (4), (5). два выхода модуля МСР2 связаны соответственно с третьим и четвертым входами первого элемента ИЛИ первого канала, а третий выход модуля MСP2 соединен с четвертым входом первого элемента ИЛИ второго логического канала, входы модуля МСР2 подключены соответственно к выходу элемента НЕ многоканального операционного блока, к двум определенным выходам программного блока и к выходам двух первых счетных триггеров первого и второго логических каналов, модуль МСР3 последнего логического канала имеет один выход, четыре входа, реализует булеву функцию (6), выход модуля МСР3 соединен с третьим входом первого элемента ИЛИ последнего канала, а входы MСP3 связаны соответственно с выходом элемента НЕ многоканального операционного блока, с одним из выходов программного блока и с выходом первого счетного триггера последнего логического канала, модули МРФ в каждом логическом канале реализуют одинаковые булевы функции (7), входы модуля МРФ в каждом логическом канале подключены соответственно к выходам первого и второго счетных триггеров внутри каждого логического канала и к двум определенным выходам программного блока, а выходы модулей МРФ являются выходами соответствующих логических каналов и соединены в многоканальном операционном блоке с входами пятого элемента ИЛИ и с входами информации электронного выключателя, управляющий вход которого объединен с входом элемента НЕ и связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к соответствующим четырем выходам первого дешифратора, выход шестого элемента ИЛИ соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого в второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и связаны с определенными выходами программного блока, шестые входы модулей MСP1 и МСР2 и четвертый вход модуля МСР3 объединены и связаны с определенным выходом первого дешифратора многоканального операционного блока, введены две шины и еще в него введен блок условных переходов, содержащий первые и вторые шины, счетчики импульсов, например один, несколько рядов ячеек памяти, например два ряда, соответствующее число электронных ключей, например четыре, модуль управления, имеющий, например, девять входов и восемь выходов, причем первые шины связаны с адресными шинами программного блока, с соответствующими входами счетчика импульсов, первого и второго рядов ячеек памяти, с входами четвертого электронного ключа и с тремя входами модуля управления, вторые шины в блоке условных переходов соединены с соответствующими выходами четырех электронных ключей и с определенными входами, определяющими адреса источников и приемников информации во входном блоке, блоке оперативной памяти и выходном блоке, четвертый и пятый входы модуля управления подключены к соответствующим командным шинам программного блока, еще два входа модуля управления связаны с введенными в программный блок двумя шинами управления, восьмой и девятый входы модуля управления соединены с соответствующими выходами коммутационно-вычислительного блока и блока синхронизации, в блоке условного перехода три выхода модуля управления подключены к входам управления записью двоичного кода соответственно счетчика импульсов, первого и второго рядов ячеек памяти, четвертый, пятый, а также шестой выходы модуля управления связаны с входами включения трех электронных ключей, седьмой и восьмой выходы модуля управления соединены соответственно со счетным входом счетчика импульсов и с входом включения, введенного в счетчик программного блока, электронного ключа, выходы которого связаны с установочными входами триггеров счетчика импульсов программного блока, вторая и первая введенные шины управления связаны с блокировочным входом второго дешифратора многоканального операционного блока и с входом управления четвертого электронного ключа блока условных переходов, вторые шины которого связаны с входами введенного электронного ключа.

Устройство состоит из изображенных на фиг.1 входного блока 1, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода (на схеме не показаны) ₁…Х_R, а вторая группа входов соединена с адресными шинами С₁₂…С_j, связанного с коммутационно-вычислительным блоком 2, подключенным к блоку оперативной памяти 3, выходному блоку 4, блоку программ 5 и блоку синхронизации 6, выход которого соединен с многоканальным операционным блоком 7, содержащим первый и второй дешифраторы 8 и 9, последний связан с первым входом первого элемента И 10, подключенным вторым входом к выходу третьего элемента ИЛИ 11, соединенному своим входом с первым входом второго элемента И 12, подключенному вторым входом, через второй элемент ИЛИ 13 к третьему элементу И 14, а выходом к первому элементу ИЛИ 15, выход которого связан с соответствующими входами всех логических каналов из “n”, пятый элемент ИЛИ 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, восьмой элемент И 72, триггер 73, шестой элемент ИЛИ 74, седьмой элемент ИЛИ 75, элемент НЕ 76, электронный выключатель 77, блок условных переходов 86, изображенных на фиг.11 общих шин 80, логического элемента 81, два выхода которого связаны с первым электронным ключом 82 и вторым электронным ключом 83 и управляют их работой, а два других выхода логического элемента 81 соединены с соответствующими входами блока оперативной памяти и выходного блока. е₅…е₇, D₁…D₃ выходы дешифраторов 8 и 9 соответственно.

Два выхода элемента 81, связанных с входами ключей 82 и 83, обозначены через е₁ и е₂ соответственно, а два других выхода элемента 81, связанных с блоками 3 и 4 обозначены соответственно через е₃ и е₄. Значения сигналов e₁. . .e₄ на выходе элемента 81 аналогичны значениям сигналов е₁…е₄ на выходах дешифратора 8 в блоке 7 соответственно. Одновременно активизируется только один сигнал.

Электронный выключатель 77 в блоке 7, ключи 82 и 83, элемент 81 и общие шины 80 введены для организации обмена информацией по общим шинам 80, между блоками 1, 3, 4 и блоком 7 в обе стороны. При активизации сигнала е₁ соответственно на выходах элемента 81 и дешифратора 8 блока 7, ключ 82 пропускает значение кода Q₁…Q_n с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80. При этом выходы (сигналы) е₂…е₄ не активизированы, выключатель 77 в блоке 7 и ключ 83 закрыты и на их выходах присутствует высокий импеданс сопротивления. В случае активизации сигнала (выходов) е₂ ключ 83 пропускает код Р₁…Р_n с выходов блока 3 на входы логических каналов в блоке 7 по общим шинам 80. При этом ключ 82 и выключатель 77 в блоке 7 закрыты и на их выходах имеется высокий импеданс сопротивления. При активизации е₃ либо е₄ активизируется выход элемента ИЛИ 75 и выключатель 77 в блоке 7 пропускает значение кода В₁…В_n с выходов логических каналов на ряды ячеек памяти соответственно в блок 3, либо в блок 4, а на выходах ключей 82 и 83 присутствует высокий импеданс сопротивления.

а^‘ ₁, a₁, С₁. . . С₁₁, С’…C”’ – командные сигналы (шины) управляющие блоками 2, 7, 86.

С^‘ ₁₂. . .С^‘ _j – адресные команды (шины), определяющие адреса источников и приемников информации в блоках 1, 3, 4, идут с выходов блока 86.

Х_К+1. ..Х_R– входные дискретные сигналы от датчиков (кнопки, путевые выключатели и т.д.).

В₁…В_n – выходы логических каналов.

X₁. ..Х_n,…, Х_m…Х_K – многоразрядные двоичные коды /сигналы/, например с аналого-цифровых преобразователей, где левые разряды являются младшими.

Т₁…Т_n+1 – информационные данные на общих шинах 80.

Входы блоков, каналов и элементов указаны входящими стрелками.

На фиг. 2 изображена структура логических каналов, входящих в многоканальный операционный блок 7. Каждый из “n” логических каналов состоит из четвертого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом первого элемента ИЛИ 25, второй вход последнего подключен к первому входу первого элемента И 26 и выходу второго элемента И 27, а выход соединен с входом третьего элемента И 28, выход которого связан с счетным входом первого счетного триггера 29, выход которого связан со счетным входом второго счетного триггера 30, к выходу последнего подключен первый вход второго элемента ИЛИ 31, второй вход этого элемента связан с выходом элемента И 26, модуля сдвига разрядов двоичного кода MCР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов MCР1 для остальных каналов, модуля реализуемой функции МРФ для вычисления различных логических функций поразрядно от двух или трех кодов, поочередно подаваемых на входы логических каналов.

Пример входного блока 1 представлен на фиг.3 и содержит ряд элктронных ключей 32, на входы которых поступают разряды двоичных кодов Х₁…Х_n,…, Х_m. . .X_K и которые поочередно, по соответствующему сигналу первого дешифратора 33, пропускают определенный двоичный код на выходы Q₁…Q_n в зависимости от значений адресных команд С₁₂…С_е, элементы И 34, на первые входы которых поступают биты информационных сигналов Х_K+1… Х_R, вторые входы элементов И 34 подключены к выходам второго дешифратора 35, и в зависимости от значений адресных команд _е+1…С_j, при помощи активизации определенного выхода дешифратора 35, соответствующий бит информации появляется на выходе элемента ИЛИ 36.

Пример коммутационно-вычислительного блока 2 представлен на фиг.4 он состоит из дешифратора 37, подключенного входами к блоку программ 5, первыми двумя выходами дешифратор 37 соединен с входами первого и второго элементов И 38 и И 39, а вторыми двумя выходами к входам элемента 2-2-2-2И-4 ИЛИ 40, выход которого соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, выход последнего связан с входом третьего элемента И 42, подключенного выходом к управляющему входу ячейки памяти 43, информационный вход которой соединен с выходом элемента ИЛИ 44, первый вход этого элемента связан с выходом четвертого элемента И 45, а второй вход подключен к выходу пятого элемента И 46, первый вход которого соединен с выходом элемента НЕ 47, второй вход элемента И 42 связан с блоком 6.

Пример блока оперативной памяти 3 представлен на фиг.5 и он содержит ряды ячеек памяти 48, в один из этих рядов ячеек памяти записываются значения двоичного кода Т₁…Т_n, поступающие с выходов модулей МРФ, через выключатель 77, блока 7, по импульсу d₂ и команде е₃, поступающих на входы элемента И 70, из блоков 6 и 7 и выхода элемента 81, формируя импульс разрешения записи в ряды ячеек памяти 48. Считывание двоичного кода с выходов одного из рядов ячеек памяти 48 осуществляется электронными ключами 50 по команде с выхода дешифратора 49, в зависимости от значений адресов С^‘ ₁₂…С^‘ _e, ряд однобитовых ячеек памяти 51, куда записываются результаты промежуточных вычислений булевых функций в блоке 2, по команде из блока 2 и по адресу, определяемому выходом второго дешифратора 52 в соответствии с адресными командами ^‘ _e+1…C^‘ _j, считывание из ячеек памяти 51 происходит, через элементы И 53 и элемент ИЛИ 54, по адресу, определяемому выходом второго дешифратора 52. Запись и считывание происходит на разных тактах.

Пример структуры выходного блока 4 представлен на фиг.6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов с выходов модулей МРФ логических каналов, через выключатель 77 блока 7, по команде с выхода элемента И 71, на вход которого поступают сигналы d₂ и e₄ из блока 6 и элемента 81 и по адресам, определяемым выходами дешифратора 56, значения В^‘ ₁. . . В^‘ _n на выходах рядов ячеек памяти 55 могут поступать на входы, цифроаналоговых преобразователей и далее в виде аналоговых сигналов, например на входы электроисполнительных механизмов, из ряда ячеек памяти 57, в которые записываются результаты вычислений булевых функций в виде бит информации из блока 2 по команде F₂, также из блока 2 и по адресу, определяемому выходом второго дешифратора 58, в зависимости от значений С^‘ _e+1…С^‘ _j.

Пример структуры программного блока 5 представлен на фиг.7, он содержит счетчик импульсов 59, на вход которого поступают импульсы с определенного выхода блока синхронизации 6, дешифратора 60, связанного выходами с входами ППЗУ 61, откуда поступают командные a^‘ ₁, a₁, C’, C”, C”’, C₁…C₁₁ и адресные C₁₂. ..C_j шины, причем выходы счетчика 59 подключены к входам дешифратора 60. Счетчик импульсов 59 состоит из счетных триггеров 84, выходы которых являются выходами счетчика импульсов, соединены с входами ППЗУ 61 и каждый из выходов связан со счетным входом последующего триггера, а R и S входы счетных триггеров 84 подключены к выходам электронного ключа 85 счетчика импульсов 59 блока 5. На входы электронного блока 85 поступают сигналы со вторых шин 90 блока условных переходов 86, а вход включения электронного ключа 85 связан с соответствующим выходом модуля управления 96 блока 86, при единичном значении которого (выхода) счетные триггеры принимают значения в соответствии с кодом на шинах 90, а при нулевом значении указанного выхода триггеры 84 работают в счетном режиме. Функциональная взаимосвязь между входами и выходами электронного ключа 85 представлена ниже:

где R^‘ ₁. ..R^‘ _j и S^‘ ₁…S^‘ _j – выходы электронного ключа, связанные соответственно с R и S входами счетных триггеров 84;
С^‘ ₁₂… C^‘ _j – значения кодов на вторых шинах 90, блока 86;
Y^” ₈ – значение выхода модуля управления 96, блока 86;
является инверсией С. Счетчик импульсов 59 представлен схемой на фиг. 12.

Пример блока синхронизации 6 представлен на фиг.8, он содержит первый счетный триггер 62, подключенный прямым выходом к элементу И 63, а инверсным выходом к первым входам элементов И 64 и И 65, второй вход последнего подключен к выходу элемента И 66, входы которого связаны с прямым выходом второго счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с входом триггера 62 подключены к генератору прямоугольных импульсов 69. Работа блока 6 поясняется диаграммами на фиг.9 и 10.

Блок условных переходов 86 представлен на фиг.13 и состоит из счетчика импульсов 87, имеющего установочные входы, связанные с первыми шинами 88, третьего электронного ключа 89, соединенного входами с выходами счетчика импульсов, а выходами со вторыми шинами 90, первого и второго рядов ячеек памяти 91 и 92, подключенных входами к первым шинам, а выходами к входам соответственно первого и второго рядов электронных ключей 93 и 94, выходы последних соединены с вторыми шинами, четвертого электронного ключа 95, связанного входами с первыми шинами, а выходами с вторыми шинами блока 86, модуля управления 96, входами соединенного с двумя введенными в блок 5 командными шинами a^‘ ₁ и a₁, а также с двумя командными шинами С₇, С₈, тремя адресными шинами С₁₂, С₁₃, С₁₄ и с выходами блоков 2, 5, выходы модуля 96 связаны с входами управления счетчика 87, с двумя рядами ячеек памяти 91, 92 и с тремя электронными ключами 89, 93, 94, а также с входом включения, введенного в счетчик 59.

В блоке 7, нижний выход дешифратора 9 есть инверсия выхода ₂.

Оговоримся, что все триггеры и ячейки памяти срабатывают по заднему фронту импульсов, поступающих на их управляющие или счетные входы и перед началом работы устройства сброшены в “0”.

Принцип работы блока 2 известен, он состоит в реализации булевых функций И, ИЛИ, НЕ, при С₃=0 и функции ИСКЛЮЧАЮЩЕЕ ИЛИ, при С₃=1, последовательно по тактам, а также в управлении соответствующими процессами в блоках 3 и 4. Под активизацией выхода или сигнала подразумевается появление логической “1”.

В приведенных без блока 86 выше примерах работы устройства предполагалось, что электронный ключ 95 открыт и значения кодов С₁₂…С_j и С^‘ ₁₂…С^‘ _j совпадают, при а^‘ ₁=1.

Структура модуля управления 96 представляет собой автомат без памяти и его аналитическая интерпретация в виде булевых функций, связывающих его входы a^‘ ₁, a₁…a₆, и Z с его выходами Y^” ₁…Y^” ₈, дана ниже:

где a^‘ ₁ – входной сигнал, поступающий с первой введенной в блок 5 командной шины a^‘ ₁ на вход модуля 96,
a₁ – входной сигнал, поступающий по второй введенной в блок 5 шине а₁ на вход модуля 96,
а₁, а₃ – входные сигналы, поступающие по командным шинам С₇, С₈ в процессе работы модуля 96 в режиме записи информации в счетчик импульсов 87 или в ячейки памяти 91, 92,
а₄, а₅ – входные сигналы, поступающие через шины 88 по адресным шинам, например С₁₂, С₁₃, в режиме считывания информации с выходов счетчика импульсов 87, ячеек памяти 91, 92 через электронные ключи 89, 93, 94.

а₆ – входной сигнал, поступающий по адресной шине, например С₁₄, и определяющий одно из условий записи (прибавления) “1” в счетчик 87.

– входной сигнал, поступающий с выхода триггера 43 блока 2,
Z – входной сигнал, идущий с выхода элемента 63 блока 6,
Y^” ₁, Y^” ₂, Y^” ₃ – выходные сигналы, поступающие на входы управления записью соответственно в счетчик 87 и в ячейки памяти 91, 92.

Y^” ₄, Y^” ₅, Y^” ₆ – выходные сигналы, поступающие на входы включения электронных ключей 89, 93, 94 в режиме считывания информации с выходов счетчика 87 и ячеек памяти 91, 92,
Y^” ₇ – выходной сигнал, поступающий на счетный вход счетчика 87,
Y^” ₈ – выходной сигнал, поступающий на вход включения электронного выключателя 85, информационные входы которого связаны с шинами 90, а выходы с установочными входами счетных триггеров 84.

Одновременно, т. е. на одном такте, только один из выходов ^” ₁…Y^” ₆ активизируется, принимая значение логической “1”.

Отметим, что электронным ключом 95 в блоке 87 управляет сигнал, поступающий по введенной командной шине a^‘ ₁, имеющей связь с входом управления четвертого электронного ключа 95.

При единичном значении сигнала на второй введенной шине а₁ на выходах дешифратора 9 блока 7 имеются логические нули.

Работа устройства состоит в вычислении булевых функций по битам в блоке 2, с одновременной реализацией операций с многоразрядными двоичными кодами в блоке 7, и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, например в случае сравнения двух двоичных кодов. Устройство работает по тактам, сформированным в блоке 5.

Работу устройства поясним на нескольких примерах.

Сравним два двоичных числа A1 и А2, при А1=А2 и для примера число А1 равно числу А2 и оба выражены двоичным кодом 11001011. Допустим число А1 находится в блоке 1 в виде X₁…Х_n, где n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р₁…Р_n, где n=8 и блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения числа А1 и отрицательного числа А2, представленного в дополнительном коде, т. е. инвертировав его и прибавив “1” к младшему разряду. Примем, что является инверсией А2, а С’=1 и С”=1.

На первом такте значения Х₁…Х₈ при соответствующих значениях С₁₂…С_е и е₁=1 поступят в виде 1…8 на входы элементов 23 всех каналов из блока 1 в блок 7, далее под действием команд С₉…С₁₁ дешифратор 8 блока 7 активизирует выход е₁ и число A1 через элементы 23 всех каналов при активизации выхода элемента ИЛИ 74 поступит на входы элементов 24 и при ₁=0, е₂=0, d₁=1 значение числа А1 запишется в счетные триггеры 29, т. к. ₁=0 и К₂=0.

На втором такте при соответствующих сигналах С₁₂…С_е и е₂=1 в блоке 3 активизируется верхний выход дешифратора 49 и число А2 в виде значений Р₁… Р_n с выхода электронного ключа 50 поступает на входы элемента 23 всех каналов блока 7 и при е₂=1, D₁=1, е₁=0, К₁=0 и К₂=0 значение инверсии числа А2 поступает на счетные входы счетных триггеров 29 всех каналов в третьей четверти такта при d₁= 1 и реализуется поразрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел A1 и при этом на выходах триггеров 29 всех каналов устанавливаются единичные значения.

На третьем такте для окончания перевода числа А2 в дополнительный код, под действием команд C₇…С₁₁ активизируется выход D₁ и выход е₅ дешифраторов 9 и 8 блока 7 и логическая “1” с выхода элемента 14 через элементы ИЛИ 13 и И 27 первого канала поступит на второй и первый входы элементов ИЛИ 25 и И 26, на второй вход последнего поступает “1” с выхода триггера 29, при этом логическая “1” с выхода элемента И 26, через элемент ИЛИ 31 первого канала появится на входе элемента И 27 второго канала и далее, через элементы И 27, И 26 и ИЛИ 31 последующих каналов, указанная логическая “1” появится на выходах элементов ИЛИ 31 всех каналов блока 7, и в третьей четверти такта при импульсе d₁, все счетные триггеры 29 всех каналов переключатся в состояние логического “0” на выходе, т.е. мы получили результат разности двух равных чисел, при этом триггеры 30 всех каналов переключились в состояние “1”, произошла запись информации с выхода триггера 30 последнего канала в ячейку памяти 17, по сигналу с выхода элемента И 20 блока 7.

На четвертом такте при С’=1 логический “0” с выхода элемента ИЛИ 16 при соответствующих сигналах С₉…С₁₁ по команде е₆ с выхода дешифратора 8 блока 7 поступает через элемент 40 на вход элемента 41 блока 2, где инвертируется при C₁= 1 и затем в третьей четверти такта, когда d₁=1 и С₂=1, a С₃=0, единичное значение сигнала с выхода элемента ИЛИ 44 запишется в ячейку памяти 43 по команде с выхода элемента И 42.

На пятом такте логическая “1” с выхода ячейки 43 при определенных командах С₄. . .С₆ – активизации нижнего выхода дешифратора 37 блока 2 и выхода элемента И 39, в момент d₂=1, запишется в определенную значениями C_е+1…С_j ячейку памяти 57 выходного блока 4, как информация о том, что А1=А2.

Рассмотрим второй пример, когда А1<А2 и А1= 11001011, а А2 равно 10011011. Учтем, что выход дешифратора 9 связан с входом И 20, блока 7.

На первом такте по аналогии с первым примером число А1 записывается в счетные триггеры 29 по разрядам в каждый канал блока 7.

На втором такте при е₁=1, D₁=1 инверсия числа А2, т.е. 01100100, поступает на входы элементов И 28 и по импульсу d₁=1, в третьей четверти такта, единичные значения разрядов числа меняют состояние счетных триггеров 29 на противоположное и на выходе триггеров 29 появляется результат, равный т. е. 10101111, при этом в втором канале счетный триггер 29, за два такта дважды поменял свое состояние с “0” в “1” и снова в “0”, что привело к изменению состояния второго счетного триггера 30 с нулевого в единичное и фактически произошла фиксация факта образования переноса из второго разряда в третий разряд или из второго канала в третий, с этой целью и были введены счетные триггеры 30 во все каналы блока 7.

На третьем такте по сигналам D₁ и е₅ логическая “1” через элементы И 14, ИЛИ 13 и И 27 первого канала поступает на второй и первый входы элементов ИЛИ 25 и И 26 первого канала и с выхода последнего элемента И 26 через элемент ИЛИ 31 логическая “1” поступает на вход элемента 27 второго канала, и далее на входы элементов ИЛИ 25 и И 26, с выхода элемента ИЛИ 31 логическая “1” как результат переноса, о котором говорилось выше (на втором такте), поступает на вход элемента И 27 третьего канала и далее на входы элементов И 28 и И 26, с выхода последнего элемента логическая “1” через элемент ИЛИ 31 поступает на вход элемента И 27 четвертого канала и затем на входы И 26 и И 28, далее перенос не проходит, т.к. на выходах триггеров 29 и 30 логические нули. Таким образом элементы И 26 и ИЛИ 31 обеспечивают сквозной перенос из канала (разряда) в канал (разряд), когда перенос имеется, затем в третьей четверти такта при d₁=1 происходит изменение состояний триггеров 29 в первых четырех каналах и на выходах всех триггеров 29 всех каналов устанавливается результат алгебраической суммы А1+/-А2/ в дополнительном коде 01011111, одновременно по сигналу с выхода элемента 20 произойдет запись информации (0) с выхода триггера 30 последнего канала через элемент ИЛИ 31 в ячейку памяти 17 блока 7, при этом нулевое значение выхода триггера 30 показывает, что А1<А2 и получен результат алгебраической суммы А1+/-А2/ в дополнительном коде. На этом же такте в блоке 2, при С₁=1, С₂=1, С₃…С₆ равны “0”, через элементы И 46 и ИЛИ 44 на информационный вход ячейки 43 поступает логическая “1”, которая при нулевых выходах дешифратора 37 записывается в ячейку 43 по сигналу, поступающему с выхода элемента 41, через элемент И 42 на управляющий вход ячейки 43, при d₁=1.

На четвертом такте по сигналу с выхода дешифратора 8 блока 7, е₇=1, значение L2= 1, с инверсного выхода триггера 30 последнего канала поступает на выход элемента 40 блока 2 и затем при С₁=1 на выходе элемента 41 находится “0” и значение ячейки памяти 43 не меняется, оставаясь “1”.

На пятом такте при С’=1 значение L1=1 с выхода элемента ИЛИ 16 при е₆=1 поступит через элемент 40 на вход элемента 41 и при С₁=1 на выходе последнего будет “0” и единичное значение ячейки 43 не изменится, мы получили результат вычисления функции L2L1, подтверждающий, что А1<А2.

На шестом такте результат вычисления функции L2L1 с выхода ячейки 43 блока 2 при соответствующей команде с выхода дешифратора 37 и при d₂=1, т.е. во второй четверти такта, по команде с выхода элемента И 39 запишется в выходной блок 4, в одну из ячеек памяти по адресу С_е+1…С_j.

Дальше следовало бы, описанным выше образом, в блоке 2 вычислить функцию и если бы А1>А2, то функция равнялась “1”.

Вернемся к третьему такту, когда мы получили результат алгебраической суммы чисел A1 и -А2 в дополнительном коде, продолжим для нового примера выполнение операций по решению задачи определения окончательного результата вычисления суммы А1+/-А2/.

Для этого на четвертом такте в блоке 7 полученный результат с выходов триггеров 29 всех каналов при С’=1 записывается в блок оперативной памяти 3 по сигналу с выхода элемента И 70 при е₃=1 и d₂=1, в ряд ячеек памяти, определенный значениями С₁₂…С_е и выходом дешифратора 49. Одновременно под действием сигнала q₁=1 с выхода элемента И 21, все счетные триггера всех каналов сбрасываются в “0”, при этом на выходе элемента ИЛИ 22 имеется логическая “1” в виде импульса, т.к. С”’=1.

На пятом такте записанная на предыдущем такте информация из блока 7 в блок 3, в соответствии с адресом С₁₂…С_е, считывается из ряда электронных ключей 50 по сигналу с выхода дешифратора 49 и при активизации выхода е₂ элемента 81 дешифратора 8 блока 7 указанная информация через элементы 23 всех каналов поступает на входы элементов 24, где все разряды инвертируются под действием сигнала с выхода элемента ИЛИ 15 при D₂=1 и поступают через элемент ИЛИ 25 при К₁=1 на счетные входы триггеров 29, при этом единичные разряды меняют состояние триггеров 29, на выходах которых устанавливается инверсное значение указанной информации, т.е. 10100000.

На шестом такте к полученному результату в виде кода 10100000 прибавляется логическая “1” путем поступления с выхода элемента 19 D₂=1 блока 7 единичного значения К₁, которое с выхода элемента ИЛИ 13 приходит через элемент И 27, при е₅=1 на вход элемента И 28 и на вход элемента И 26, учитывая, что на втором входе элемента И 26 присутствует “1”, с его выхода единичный сигнал через элементы ИЛИ 31 к И 27 второго канала поступят на вход элемента И 28 второго канала и в третьей четверти такта при d₁=1 на выходах триггеров 29 появится результат вычисления А1+/-А2/ в прямом коде 01100000, при этом состояние ячейки памяти 17 блока 7 не изменится и на инверсном выходе ячейки 17 сохранится единичное значение, означающее, что результат вычисления является отрицательным числом (знаковый разряд).

На седьмом такте полученный на предыдущем такте результат и знаковый разряд с выходов триггеров 29 через модуль МРФ и с инверсного выхода ячейки 17 запишутся, под действием сигналов C’=1, е₄=1 и d₂=1 и соответственно единичном выходе элемента И 71, в группу ячеек памяти 55 выходного блока 4.

Модуль сдвига разрядов МСР1 для каждого логического канала из “n” логических каналов, кроме первого и последнего в многоканальном операционном блоке 7, имеет два выхода Y₁ и Y₂ и шесть входов, обозначенных через t₁, С’, C”, b’, b”, e₆, его работа определяется следующими булевыми функциями:


где первый выход Y^‘ ₁ соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход Y^‘ ₂ связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b’ подключен к выходу счетного триггера 29 данного логического канала, вход b” соединен с выходом первого счетного триггера 29 последующего логического какала, входы С’ и С” связаны с соответствующими выходами программного блока 5, t₁ соединен с выходом элемента НЕ 76, e₆ связан с выходом первого дешифратора 8 блока 7.

Модуль сдвига разрядов MСP2 первого логического канала блока 7 имеет три выхода Y₁, Y₂, Y₃ и шесть входов, обозначенных через b₁, b₂, t₁, С’, С” и е₆, и его работа определяется булевыми функциями:



где первый выход Y₁ соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход Y₂ связан с третьим входом элемента ИЛИ 25 того же канала, третий выход Y₃ подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b₁ связан с выходом первого счетного триггера 29 первого логического канала, вход b₂ подключен к выходу счетного триггера 29 второго логического канала блока 7, входы С’ и С” соединены с соответствующими выходами программного блока 5, вход t₁ связан с выходом элемента НЕ 76 и вход подключен к соответствующему выходу дешифратора 8 блока 7.

Модуль сдвига разрядов МСР3 последнего логического канала имеет один выход Y^”’ ₁ и четыре входа, обозначенные через b_n, С”, t₁ и , и функционирует в соответствии с булевой функцией:

где выход Y^”’ ₁ соединен с третьим входом элемента ИЛИ 25 последнего логического канала, вход b_n связан с выходом триггера 29 последнего канала, вход C” подключен к соответствующему выходу блока 5, вход t₁ соединен с выходом элемента НЕ 76 блока 7, вход е₆ соединен с соответствующим выходом дешифратора блока 7.

Напомним, что все триггеры срабатывают по заднему фронту импульса, а например сигнал означает инверсию сигнала е₆.

Сдвиг разрядов кода вниз от первого к “n” каналу осуществляется по команде C’= 1 при C”= 0, t₁=1, и е₆=0. B этом случае, при условии, что все счетные триггеры 29 содержат определенный код, для модуля МСР2 в соответствии с функциями (3) и (5) на выходе Y₁ установится логическая “1”, если b₁= 1, и, проходя через элемент ИЛИ 25, логическая “1” окажется на входе элемента И 28 и в момент окончания импульса d₁ на выходе триггера 29 первого канала установится “0”. Одновременно при неравенстве сигналов на входах b₁ и b₂ выход Y₃ активизируется, логическая “1” поступит на вход элемента И 28 и по окончанию импульса d₁ выход триггера 29 второго канала примет противоположное значение, т.е. значение, которое было на выходе триггера 29 первого логического канала. Одновременно в модулях MСP1 в соответствии с функцией (2) при неравенстве значений сигналов на выходах триггеров 29 данного и последующего логических каналов блока 7 активизируется выход Y^‘ ₂ во всех модулях МСР1, логические “1” через соответствующие элементы ИЛИ 25 поступят на входы элементов И 28 соответствующих логических каналов и при окончании импульса ₁ на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала, т.е. произойдет сдвиг вниз разрядов кода, записанного ранее в триггеры 29, начиная с третьего логического канала.

Сдвиг разрядов кода, записанного в триггеры 29, вверх имeeт место при наличии команды С”=1, когда С’=0, e₆=0, t₁=1. Тогда в соответствии с функциями (1)…(6) могут активизироваться выходы Y₂ в модуле МСР2, Y^‘ ₁ в модуле МСР1 и выход Y^”’ ₁ в модуле MCP3, при этом выход Y₂ активизируется, если входные сигналы b₁ и b₂ на соответствующих входах модуля MCP2 не равны и в этом случае через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая “1” и по заднему фронту импульса d₁ триггер 29 первого какала примет значение триггера 29 второго логического канала. Одновременно, т. е. на этом же такте, для любого модуля MСP1 при неравенстве сигналов на его входах b’ и b” активизируется выход Y^‘ ₁ и логическая “1” через элемент ИЛИ 25 поступает на вход элемента 28 данного канала, где находится соответствующий модуль МСР1 и в момент окончания, импульса d₁ на выходе триггера 29 данного канала устанавливается значение выхода триггера 29 последующего логического канала. Одновременно, если b_n=1, активизируется выход Y^”’ ₁ модуля МСР3 и на входе элемента И 28 появится логическая “1”, по окончании импульса d₁ триггер 29 последнего логического канала перейдет в состояние “0”. Таким образом произойдет сдвиг разрядов кода, записанного в триггеры 29, снизу-вверх.

Каждый модуль МРФ поразрядной реализации булевых функций от двоичных кодов имеет четыре входа и один выход. Входы модуля МРФ а₁ и а₂ связаны с выходами соответственно триггеров 29 и 30 в каждом логическом канале, а входы C’ и С” соединены с соответствующими командными шинами программного блока 5. Модуль МРФ содержится в каждом логическом канале блока 7. Выход модуля МРФ является выходом соответствующего логического канала, обозначен через В_i и каждый из них подключен к определенному входу электронного выключателя 77 и соответствующему входу элемента ИЛИ 16 блока 7. Работа каждого модуля М определяется булевой функцией:

Допустим, требуется определить поразрядное логическое И, поразрядное ИЛИ и поразрядное ИСКЛЮЧАЮЩЕЕ ИЛИ от трех двоичных кодов, хранящихся либо во входном блоке, либо в блоке оперативной памяти и записать результат в выходной блок или в блок оперативной памяти. На первых трех тактах, предварительно сбросив триггеры 29 всех логических каналов в “0”, поочередно записываем (подаем), описанным выше способом, указанные коды в счетные триггеры 29 логических каналов. Затем в соответствии с функцией (7) при значении команд С’=1 и С”=0 на выходах модулей МРФ будет находиться результат вычисления функции ИСКЛЮЧАЮЩЕЕ ИЛИ (поразрядно) от трех двоичных кодов, который по команде е₃= 1 можно записать в блок 3. Далее на следующем такте при С’=1 и С”= 1 на выходах МРФ имеется результат поразрядного вычисления функции ИЛИ от трех указанных кодов и его также можно записать в блок 3 на этом же такте при е₃=1. Затем на третьем такте при С’=0 и С”=0 на выходах модулей МРФ будет иметь место результат вычисления поразрядного И от тех же трех кодов и его можно записать в блок 3 при е₃=1. Таким образом введенные модули МРФ позволяют поразрядно вычислять указанные логические функции непосредственно от трех кодов, подавая их в логические каналы один раз, что повышает быстродействие устройства при вычислении указанных функций.

Триггер 73 в блоке 7 служит для определения и запоминания значения сигнала на шине Т₁ общих шин 80, связанной с информационным входом триггера 73, при С”’=1 и единичном выходе элемента И 21, и если это значение равно “1”, то на выходе триггера 73 появится “1” и дешифратор 8 работает в обычном режиме, при значении “0” на выходе триггера 73 и С₇=0, С₈=0, выходы дешифратора 8 не активизированы.

Единичное значение прямого выхода ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения И разрядов двух двоичных чисел, в следующий n+1 разряд указанных чисел, значение переноса активизируется при D₃= 1 на выходе дешифратора 9 блока 7 и поступает через элемент ИЛИ 13 на вход элемента И 27 первого логического канала блока 7.

Работу блока условных переходов в предлагаемом устройстве поясним на примерах.

Допустим, что в одном из фрагментов программы необходимо из множества чисел, представленных в двоичном коде и хранящихся во входном блоке 1, следует отобрать нечетные числа и поместить их в ячейки памяти блока 3, по адресам, начиная с кода А и далее по порядку с разницей в единицу.

Определять нечетные числа будем по значению младшего разряда Т1, поступающего на информационный вход триггера 73 блока 7.

На первом такте реализации указанного фрагмента программы при Y^” ₁=1 произойдет запись кода А в счетчик 87 из блока 5 по шинам С₁₂…С_j.

На следующем такте, по вышеописанному способу, из входного блока 1 считывается первое число, допустим оно нечетное, и тогда под действием команды С”’= 1 младший единичный разряд Т₁ записывается в триггер 73 блока 7. Далее на другом такте первое число при определенных командах С₉… С₁₁ запишется в триггеры 29 логических каналов блока 7 и под действием команд С₁…С₆ логическая “1” запомнится в триггере 43 блока 2.

На следующем такте при соответствующих сигналах С₉…С₁₁, С’, C” и =1, Y^” ₆= 1, Y^” ₇=1, значение первого числа с выходов модуля МРФ логических каналов блока 7 запишется в блок 3, в ячейку памяти с адресом А, который будет считан из счетчика 87 при помощи ключа 89, а в конце того такта по окончании импульса Z, с учетом Y^” ₇=1 произойдет увеличение кода А на единицу, что является кодом следующего адреса для записи следующего нечетного числа из указанного множества. Далее, на следующем такте произойдет считывание второго числа из блока 1, и если оно нечетно, то процесс повторится, а если оно четно и Т₁=0, значение “0” запишется в триггер 73 блока 7 при С”’=1 и C₇=0, С₈= 0, выходы дешифратора 8 не будут активизироваться и на следующем такте второе число не будет записано в триггеры 29 логических каналов, которые переведены в нулевое состояние на предыдущем такте, вместе с состоянием триггера 43 блока 2 при соответствующих сигналах С”’, C₁…С₆.

При этом на выходе элемента 16 блока 7 имеется “0”, и поэтому состояние триггера 43 не меняется и =0, Y^” ₆=0, Y^” ₇=0, поэтому считывание кода А+1 с выходов счетчика 87 не произойдет и указанный код не увеличится на “1”. Подобный процесс будет повторяться до тех пор, пока из входного блока 1 не будет считано нечетное число, которое запишется в блок 3 в ячейку памяти но адресному коду А+1 в соответствии с процессом, описанным в начале данного примера.

С введением блока 86 появилась возможность отбора и фиксации информации с определенными признаками среди множества различной информации, что расширяет функциональные возможности предлагаемого устройства по сравнению с прототипом.

Другой пример. Допустим, что нам следует при определенном значении (смысле) кодового слова из “М” имеющихся кодовых слов в блоке 1 перейти к программному коду А1, обеспечивающему включение сигнального устройства, подключенного к выходу соответствующей ячейки памяти выходного блока 4, и затем перейти к программному коду А2.

На соответствующем такте в ячейку памяти 91 блока 86 при Y^” ₂=1 записывается программный код А1, поступающий по шинам С₁₂…С_j, из программного блока 5. На следующем такте программный код А2 при Y^” ₃=1 записывается в ячейку памяти 92.

Допустим, что определенное значение кодового слова хранится в блоке 3 и на следующем такте при соответствующих сигналах С₁…С_j и a^‘ ₁=1 этот код считается с выходов блока 3 и запишется в триггеры 29 логических каналов. На следующем такте один код из “М” кодов под действием командных и адресных сигналов С₁. ..С_j и a^‘ ₁=1 поступит на входы триггеров 29 логических каналов и сравнится с ранее записанным туда кодом, и если коды совпадают, то на выходе элемента 16 блока 7 появится “0” и на следующем такте при соответствующих сигналах C₁…С₆ в триггер 43 блока 2 запишется “1”.

На следующем такте, под действием сигналов =1, Y^” ₄=1, Y^” ₈=1, происходит считывание из ячеек памяти 91 программного кода A1 и установка счетных триггеров 84, счетчика 59 блока 5 в состояние A1. Ha следующем такте реализуется программный код А1 и при соответствующих сигналах С₁…С_j и a^‘ ₁=1 происходит запись “1” в соответствующую ячейку памяти выходного блока 4, куда подключено сигнальное устройство по условиям примера. На следующем такте под действием сигналов =1, Y^” ₅=1 и Y^” ₈=1 через ключ 94 происходит считывание программного кода А2 из ячеек памяти 92 и его запись через ключ 85 в триггеры 84 блока 5.

Далее реализуется программа в соответствии с программным кодом А2, т.к. сравнивать следующие коды из “М” кодов нет смысла, таким образом сокращается число тактов при решении задачи, в зависимости от результатов сравнения кодовых слов. При этом повышается быстродействие устройства и появляется возможность решать смысловые задачи, расширяя сферу использования устройства.

Количество счетчиков импульсов, рядов ячеек памяти и соответствующее им число электронных ключей в блоке условных переходов может быть любым, а их связи и принцип работы аналогичны выбранным в предлагаемом устройстве.

Технико-экономический эффект от предлагаемого изобретения состоит в повышении его быстродействия за счет условных переходов при реализации программ управления, а также в расширении функциональных возможностей, по сравнению с прототипом, за счет решения задач, связанных с выявлением и фиксированием определенных смысловых признаков, заложенных в некоторых кодовых словах данного множества.

Источники информации
1. Патент РФ 2154852, 20.08.2000.

2. Патен РФ 2174700, 10.10.01.

Формула изобретения

Устройство для программного управления электроприводами, электронными ключами и сигнализацией, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти и передачи их через цифроаналоговые преобразователи на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, первые входы двух элементов И элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы связаны с выходом входного блока, соединенного первой и второй группами входов с группой выходных данных объекта управления и с группой адресных выходов программного блока, а также с выходом блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с одним из выходов блока синхронизации, а выходом с управляющим входом ячейки памяти, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий восемь элементов И, триггер, элементы ИЛИ с первого по пятый, первый и второй дешифраторы, управляемую ячейку памяти и “n” параллельно работающих логических каналов, имеющих одинаковую структуру, каждый из которых содержит внутри себя элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого подключен к первому входу первого элемента И и к выходу второго элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход к выходу третьего элемента И, входы которого соединены с определенным выходом второго дешифратора и с логической “1”, первые входы шестого и седьмого элементов И подключены к определенным выходам второго дешифратора, а вторые входы соответственно к прямому и инверсному выходам управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к определенному выходу первого дешифратора, второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов, соединены с соответствующим выходом блока синхронизации, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, в многоканальном операционном блоке выход пятого элемента ИЛИ, соответствующие выходы первого дешифратора и инверсный выход второго счетного триггера последнего логического канала связаны с определенными входами коммутационно-вычислительного блока, работающего с одноразрядными переменными, в котором первые входы третьего и также четвертого И элемента И-ИЛИ подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом пятого элемента ИЛИ и с инверсным выходом второго счетного триггера последнего логического канала в многоканальном операционном блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т.д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где инверсный выход управляемой ячейки памяти соединен с соответствующим входом выходного блока, а управляющий и информационный входы триггера связаны соответственно с выходом пятого элемента И и с шиной, передающей младший разряд информационного кодового слова в составе общих шин, входы восьмого элемента И соединены с соответствующими выходами первого дешифратора и блока синхронизации, а выход связан с первым входом четвертого элемента ИЛИ, выход последнего соединен с входами сброса в “0” вторых счетных триггеров всех логических каналов, входы пятого элемента И подключены к определенным выходам программного блока и блока синхронизации, а выход соединен с вторым входом четвертого элемента ИЛИ и с входами сброса в “0” первых счетных триггеров всех логических каналов, выход триггера связан с определенным входом первого дешифратора, еще один вход которого подключен к запирающему выходу второго дешифратора многоканального операционного блока, систему связи, охватывающую соответствующие блоки и содержащую первый и второй электронные ключи, общие шины, логический элемент, формирующий сигналы на своих выходах аналогично сигналам на первых четырех выходах первого дешифратора многоканального операционного блока, в котором также имеются шестой и седьмой элементы ИЛИ, элемент НЕ и электронный выключатель, а каждый логический канал содержит четвертый элемент И, модуль сдвига разрядов /МСР/ и модуль реализации логических функций /МРФ/, модуль МСР1 имеется во всех логических каналах, кроме первого и последнего, и реализует логические функции и где Y^’₁ и Y^’₂ -сигналы на выходах модуля МСР1, сигналы b’, b”, с’, с”, ₁, e₆ являются входными для модуля МСР1, при этом b’ и b” поступают соответственно с выходов первых счетных триггеров данного и последующего логических каналов, с’ и с” приходят с определенных выходов программного блока, t₁, поступают соответственно с выхода элемента НЕ и выхода первого дешифратора многоканального операционного блока, а выходы МСР1 связаны с третьим и четвертым входами первого элемента ИЛИ данного и последующего логических каналов, модуль МСР2 в первом логическом канале реализует булевы функции где сигналы Y₁, Y₂ и Y₃ с выходов модуля МСР2 поступают соответственно на третий, четвертый входы первого элемента ИЛИ первого логического канала и на четвертый вход первого элемента ИЛИ второго логического канала, сигналы b₁, b₂, с’, с”, t₁, поступают на входы модуля МСР2 соответственно с выходов первых счетных триггеров первого и второго логических каналов, с двух выходов программного блока, с выхода элемента НЕ и с выхода первого дешифратора многоканального операционного блока, модуль МСР3 реализует булеву функцию где сигнал Y^’’₁ поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы b_n, с”, t₁, приходят на входы модуля МСР3 соответственно с выхода первого счетного триггера последнего логического канала, с выхода программного блока, с выхода элемента НЕ и с выхода первого дешифратора многоканального операционного блока, модули МРФ в каждом логическом канале реализуют булеву функцию где сигналы a₁, а₂, с’, с” поступают на входы модулей МРФ соответственно с выходов первого и второго счетных триггеров данного логического канала и с двух выходов программного блока, а выходные сигналы В_i модулей МРФ поступают, в многоканальном операционном блоке, на входы пятого элемента ИЛИ и электронного выключателя, управляющий вход которого объединен с входом элемента НЕ и связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к соответствующим четырем выходам первого дешифратора, выход шестого элемента ИЛИ соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока, связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с определенными выходами программного блока, отличающееся тем, что в него введены две дополнительные шины управления, выходящие из программного блока, блок условных переходов, содержащий первые и вторые шины, по меньшей мере, один счетчик импульсов, выход которого связан с входами третьего электронного ключа блока условных переходов, по меньшей мере, два ряда ячеек памяти, соединенных выходами с входами первого и второго рядов электронных ключей блока условных переходов, по меньшей мере, четыре ряда электронных ключей, модуль управления, имеющий, по меньшей мере, девять входов и восемь выходов, причем первые шины связаны с адресными шинами программного блока, с соответствующими входами счетчика импульсов, первого и второго рядов ячеек памяти, с входами четвертого электронного ключа и с тремя входами модуля управления, вторые шины в блоке условных переходов соединены с соответствующими выходами четырех электронных ключей и с определенными входами, определяющими адреса источников и приемников информации во входном блоке, блоке оперативной памяти и выходном блоке, другие два входа модуля управления подключены к соответствующим командным шинам программного блока, еще два входа модуля управления связаны с двумя дополнительными шинами управления, восьмой и девятый входы модуля управления соединены с определенными выходами коммутационно-вычислительного блока и блока синхронизации, три выхода модуля управления подключены к входам управления записью двоичного кода счетчика импульсов и входам управления первого и второго рядов ячеек памяти, четвертый, пятый и шестой выходы модуля управления связаны с входами включения трех рядов электронных ключей, седьмой и восьмой выходы модуля управления соединены соответственно со счетным входом счетчика импульсов блока условных переходов и с входом включения электронного ключа счетчика импульсов программного блока, вторая и первая дополнительные шины управления программного блока связаны с блокировочным входом второго дешифратора многоканального операционного блока и с входом управления четвертого ряда электронных ключей блока условных переходов, где вторые шины соединены также с информационными входами электронного ключа в счетчике импульсов программного блока, модуль управления блока условных переходов реализует булевы функции

где а’₁, a₁, а₂, а₃, а₄, а₅, а₆ являются входными сигналами, поступающими на входы модуля управления, при этом сигналы а’₁ и a₁ поступают с выходов программного блока, соответственно по дополнительным шинам управления, сигналы а₂, а₃, a₄, a₅, a₆ поступают соответственно по двум командным и трем адресным шинам с выходов программного блока, сигнал поступает с выхода ячейки памяти коммутационно-вычислительного блока, сигнал Z поступает с соответствующего выхода блока синхронизации, Y^’’₁, Y^’’₂, Y^’’₃, Y^’’₄, Y^’’₅, Y^’’₆, Y^’’₇ и Y^’’₈ являются выходными сигналами и формируются на выходах модуля управления, при этом внутри блока условных переходов сигналы Y^’’₁ и Y^’’₇ поступают на два входа, управления и счета, счетчика импульсов, сигналы Y^’’₂ и Y^’’₃ поступают на входы управления первого и второго рядов ячеек памяти, сигналы Y^’’₄, Y^’’₅ и Y^’’₆ поступают на входы включения соответственно первого, второго и третьего рядов электронных ключей, сигнал Y^’’₈ поступает на вход включения электронного ключа в счетчике импульсов программного блока.

РИСУНКИ

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 15.11.2004

Извещение опубликовано: 20.05.2006 БИ: 14/2006