Патент на изобретение №2149443

(54) СХЕМА УСКОРЕННОГО ПЕРЕНОСА (ВАРИАНТЫ)

(57) Реферат:

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении. Технический результат заключается в повышении разрядности схемы ускоренного переноса без увеличения количества каскадов в критическом тракте распространения сигнала переноса, снижающего быстродействие устройства. Технический результат достигается за счет выполнения формирователей сигналов возникновения переноса на элементах 2И-2И-2ИЛИ и формирователей сигналов распространения переноса на элементах 2ИЛИ-2ИЛИ-2И, а также за счет изменения выполнения выходного элемента и его связей, обеспечивающих формирование сигналов возникновения и распространения переноса формирователями сигналов возникновения переноса и формирователями сигналов распространения переноса по состояниям двух пар разрядов суммируемых чисел. 2 с. п. ф-лы, 3 ил.

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении.

Известны схемы переноса сумматоров двух слагаемых, в которых сигнал переноса каждого разряда формируется с использованием сигнала переноса предыдущего разряда (см., например, Киносита К., Асада К., Карацу О. Логическое проектирование СБИС: Пер. с япон. – М.: Мир, 1988, с. 67, рис. 2.26 [1]). С увеличением числа разрядов в таких схемах пропорционально удлиняется цепочка переноса и поэтому растет наихудшее значение временной задержки, что является недостатком.

Уменьшить задержку сигналов переноса в старшие разряды позволяет пирамидальная схема ускоренного переноса (см. Киносита К., Асада К., Карацу О. Логическое проектирование СБИС: Пер. с япон. – М.: Мир, 1988, с. 69, рис. 2.27 и 2.28. [2]). В этой схеме сигнал переноса в каждый разряд формируется непосредственно из сигналов предыдущих разрядов суммирующих чисел, используя древовидный алгоритм, позволяющий укоротить цепочки переноса. Данное устройство по технической сущности наиболее близко к изобретению.

Наиболее близкий аналог содержит элементы 1-3 2И, формирующие сигналы возникновения переноса, в количестве, равном числу суммируемых разрядов n, из которых осуществляется перенос, элементы 4, 5 2ИЛИ, формирующие сигналы распространения переноса в количестве n-1 и выходной элемент 6 nИ-(n-1)И-… 2И-nИЛИ. Входы элементов 2И подключены ко входам пар разрядов суммируемых чисел, начиная с младших, в соответствии с номерами элементов. Входы элементов 2ИЛИ подключены ко входам пар разрядов суммируемых чисел, начиная со следующих за младшими, в соответствии с номерами элементов. У элемента 6 nИ-(n-1)И-…2И-nИЛИ первые входы в группах объединений nИ, (n-1)И, … 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первой по n-й элементов 2И, остальные входы в группах объединения iИ, где i = 2,…n, соединены с выходами с первого по i-1-й элементов 2ИЛИ. Выход элемента 6 nИ-(n-1)И-…2И-nИЛИ является выходом сигнала переноса C_n из n разрядов суммируемых чисел.

Устройство-аналог работает следующим образом.

Известное из литературы логическое выражение для сигнала переноса C_n в n-й разряд суммы двух чисел, разряды которых обозначены как A₀, A₁,…A_n-1 и B₀, B₁,…B_n-1, выглядит следующим образом.

C_n = P_n-1…P₁G₀ + P_n-1…P₂G₁ + P_n-1G_n-2 + G_n-1 (*)
где G_j = A_jB_j (j = 0,…, n-1) указывает на условия возникновения переноса в j-м разряде, а P_k = A_k + B_k (k = 1,…, n-1) – на условия распространения переноса из разрядов младше k-го в следующие за k-м.

Перенос из какого-либо разряда суммы двух чисел в следующий возникает при одновременном наличии единиц в соответствующих разрядах обоих слагаемых. Эти ситуации позволяют выявить элементы 1-3 2И, на входы которых поступают разряды складываемых чисел.

В i-й разряд суммы возникающие переносы передаются, если в парах предыдущих разрядов слагаемых вплоть до i-1-го присутствует хотя бы по одной единице, условия распространения переносов проверяют при помощи элементов 4, 5 2ИЛИ.

Выходной элемент 6 nИ-(n-1)И-…2И-nИЛИ формирует сигналы переноса C_n в соответствии с выражением (*).

Недостатком устройства-аналога является ограниченность его разрядности – n количеством входов в группах объединений И и ИЛИ выходного элемента 6, определяющего быстродействие устройства.

Задачей настоящего изобретения является достижение технического результата, заключающегося в повышении разрядности схемы ускоренного переноса без увеличения количества каскадов в критическом тракте распространения сигнала переноса, снижающего быстродействие устройства.

Поставленная задача решается тем, что в схеме ускоренного переноса, содержащей с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И-…2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, … 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2,…, n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, n-й формирователь сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам пары старших разрядов суммирующих чисел, с первого по n-1-й формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующей за младшей.

Данное выполнение устройства применимо в случаях формирования переноса из нечетного количества разрядов суммируемых чисел.

В случаях четной разрядности в схеме ускоренного переноса, содержащей с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И-. . . 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, . .. 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения, iИ, где i = 2,…n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, с первого по n-1-й формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующего за младшим, в устройство дополнительно введен n-й формирователь сигнала распространения переноса на элементе 2ИЛИ, входы которого подключены ко входам пары старших разрядов суммируемых чисел, у выходного элемента добавлен вход, объединенный операцией 2И с выходом функции nИЛИ, этот вход подключен к выходу n-го формирователя сигнала распространения переноса.

Таким образом, отличительными признаками изобретения является выполнение формирователей сигналов возникновения переноса и формирователей сигналов распространения переноса, а также выполнение и связи выходного элемента.

Указанное выполнение схемы ускоренного переноса позволяет повысить разрядность без увеличения количества логических каскадов в критическом тракте распространения сигнала переноса, избежав тем самым ухудшения быстродействия.

Проведенные патентные исследования подтвердили новизну изобретения, а также показали, что в литературе отсутствуют данные, указывающие на влияние отличий патентуемого изобретения на достижение технического результата. Поэтому следует считать, что патентуемое изобретение соответствует критериям новизны и изобретательского уровня.

Изобретение поясняется чертежами, на которых изображены функциональные электрические схемы трехразрядного аналога изобретения с элементом 3И-2И-3ИЛИ на выходе – фиг. 1 и варианты патентуемой схемы ускоренного переноса с аналогичными выходными элементами разрядностью пять – фиг. 2 и шесть – фиг. 3.

Схема ускоренного переноса из пяти разрядов содержит с первого по третий формирователи 1 – 3 сигналов возникновения переноса, первый и второй формирователи 4 и 5 сигналов распространения переноса и выходной элемент 6 3И-2И-3ИЛИ, у которого первые входы в группах объединений 3И, 2И и внешний вход функции 3ИЛИ подключены соответственно к выходам с первого по третий формирователей 1 – 3 сигналов возникновения переноса, второй вход в группе объединения 3И соединен с выходом первого формирователя 4 сигнала распространения переноса, а третий вход в группе объединения 3И и второй вход в группе объединения 2И подключены к выходу второго формирователя 5 сигнала распространения переноса, выход элемента 6 является выходом сигнала переноса C₅. Первый и второй формирователи 1 и 2 сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел A₀ и B₀, A₁ и B₁, A₂ и B₂, A₃ и B₃ соответственно, третий формирователь 3 сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам разрядов A₄ и B₄ суммируемых чисел. Формирователи 4, 5 сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядом A₁ и B₁, A₂ и B₂, A₃ и B₃, A₄ и B₄ соответственно.

Работу устройства описывает логическое выражение
C₅= A₀B₀(A₁+B₁)(A₂+B₂)(A₃+B₃)(A₄+B₄) + A₁B₁(A₂+B₂)(A₃+B₃)(A₄+B₄) + A₂B₂(A₃+B₃)(A₄+B₄) + A₃B₃(A₄+B₄) + A₄B₄. (1)
Его можно представить в виде логической суммы трех выражений
(A₀B₀ + A₁B₁)(A₁ + B₁)(A₂ + B₂)(A₃ + B₃)(A₄ + B₄), (2)
(A₂B₂ + A₃B₃)(A₃ + B₃)(A₄ + B₄), (3)
A₄B₄, (4)
первое из которых (2) формирует элемент 6 с помощью логического умножения трех сигналов с выходов формирователей 1, 4 и 5, соответствующих выражениям A₀B₀ + A₁B₁, (A₁ + B₁)(A₂ + B₂) и (A₃ + B₃)(A₄ + B₄), второе выражение (3) – с помощью логического умножения двух сигналов с выходов формирователей 2 и 5, соответствующих выражениям A₂B₂ + A₃B₃ и (A₃ + B₃)(A₄ + B₄). Выражение (4) соответствует сигналу на выходе формирователя 3. Логическое сложение выражений (2), (3) и (4) выполняет элемент 6.

Схема ускоренного переноса из шести разрядов отличается от пятиразрядной наличием третьего формирователя 7 сигнала распространения переноса, представляющего собой элемент 2ИЛИ, входы которого подключены к паре разрядов A₅ и B₅, и выполнением третьего формирователя 3 сигнала возникновения переноса на элементе 2И-2И-2ИЛИ, входы каждой пары объединений по И которого подключены ко входам пар разрядов A₄ и B₄, A₅ и B₅. Выходной элемент 6 выполняет функцию 3И-2И-3ИЛИ-2И, внешний вход завершающей функции 2И которого подключен к выходу третьего формирователя 7 сигнала распространения переноса.

Описывающее работу шестиразрядного устройства выражение
C₆=A₀B₀(A₁+B₁)(A₂+B₂)(A₃+B₃)(A₄+B₄)(A₅ + B₅) + A₁B₁(A₂+B₂)(A₃+B₃)(A₄+B₄)(A₅ + B₅) + A₂B₂(A₃+B₃)(A₄+B₄)(A₅+B₅) + A₃B₃(A₄+B₄)(A₅+B₅) + A₄B₄(A₅+B₅) + A₅B₅. (5)
может быть преобразовано к виду
C₆ = [(A₀B₀+ A₁B₁)(A₁ + B₁)(A₂ + B₂)(A₃ + B₃)(A₄ + B₄) + (A₂B₂ + A₃B₃)(A₃ + B₃)(A₄ + B₄) + (A₄B₄ + A₅B₅)](A₅ + B₅). (6)
Выходной элемент 6 формирует выражение (6), выполняя конъюнкцию трех выходных сигналов формирователей 1, 4 и 5, соответствующих формулам A₀B₀ + A₁B₁, (A₁ + B₁)(A₂ + B₂) и (A₃ + B₃)(A₄ + B₄), конъюнкцию двух сигналов с выходов формирователей 2 и 5, описываемых выражениями A₂B₂ + A₃B₃ и (A₃ + B₃)(A₄ + B₄), а затем дизъюнкцию результатов логических умножений с выходным сигналом формирователя 3 – A₄B₄ + A₅B₅ и конъюнкцию результата дезъюнкции с выходным сигналом формирователя 7 – A₅ + B₅.

Таким образом, данное техническое решение обеспечивает повышение разрядности схемы ускоренного переноса без увеличения количества каскадов в критическом тракте благодаря формированию сигналов возникновения и распространения переноса соответствующими элементами устройства по состояниям сразу двух пар разрядов суммируемых чисел.

Формула изобретения

1. Схема ускоренного переноса, содержащая с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И- … 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, … 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2, …, n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, n-й формирователь сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам пары старших разрядов суммируемых чисел, отличающаяся тем, что с первого по n-1-й формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2-ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующего за младшим.

2. Схема ускоренного переноса, содержащая с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И- … 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, … 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2, …, n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, отличающаяся тем, что формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, с первого по n-1-й формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых числе в соответствии с возрастанием номеров, начиная со следующего за младшим, устройство содержит n-й формирователь сигнала распространения переноса на элементе 2ИЛИ, входы которого подключены ко входам пары старших разрядов суммируемых чисел, у выходного элемента добавлен вход, объединенный операцией 2И с выходом функции nИЛИ, этот вход подключен к выходу n-го формирователя сигнала распространения переноса.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 15.01.2006

Извещение опубликовано: 20.02.2007 БИ: 05/2007