Патент на изобретение №2201015

(54) МАСШТАБИРУЕМОЕ ИНТЕГРИРОВАННОЕ УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ

(57) Реферат:

Изобретение относится к масштабируемому интегрированному устройству обработки данных, в частности микрокомпьютеру. Устройство содержит несущую подложку, процессорный модуль и запоминающий модуль, сформированные соответственно в по меньшей мере одном слое (Р) процессора, запоминающем слое (М) или объединенных слоях (МР) процессора/памяти, которые образуют основные слои в устройстве. Каждый основной слой (Р, М, МР) содержит электропроводящие структуры, образующие внутренние трехмерные соединения в слое, и сформирован из множества подслоев, каждый из которых содержит разграниченные части с заданной геометрической формой, образующие соответственно диэлектрические, полупроводящие или электропроводящие части, которые формируются с возможностью образования интегрированных активных и пассивных элементов схемы, которые включаются в процессоры и блоки памяти. Элементы схемы, процессоры и блоки памяти соединяются между собой электропроводящими структурами. В результате устройство имеет масштабируемую архитектуру, позволяющую получить практически неограниченную пропускную способность процессора и емкость памяти, устройство может принимать различные формы масштабируемых параллельных архитектур, интегрированных с оптимальной взаимосвязанностью в трех измерениях. 15 з.п.ф-лы, 26 ил.

Изобретение относится к масштабируемому интегрированному устройству обработки данных, в частности микрокомпьютеру, включающему в себя процессорный модуль, содержащий по меньшей мере один процессор, и запоминающий модуль, имеющий по меньшей мере один блок памяти, и выполненному на несущей подложке, с использованием взаимно смежных по существу параллельно упакованных основных слоев, при этом процессорный и запоминающий модули сформированы в по меньшей мере одном основном слое, и каждый отдельный основной слой содержит по меньшей мере один процессор и/или по меньшей мере один блок памяти, а каждый основной слой внутри слоя или на слое содержит электропроводящие структуры, образующие в нем внутренние электрические соединения.

Очевидный парадокс современных устройств обработки данных на основе полупроводников состоит в том, что хотя производительность микропроцессоров в последние годы повышалась в среднем на 60% в год, и, следовательно, с конца восьмидесятых годов и до 1998 г. возросла приблизительно в 100 раз, время доступа к запоминающему устройству (или время выборки) с произвольной выборкой так называемых ЗУПВ, уменьшалось приблизительно на 7% в год и, следовательно, уменьшилось только вдвое за тот же самый период времени. Следовательно, за последние десять лет разрыв между производительностью процессора и временем доступа к запоминающим устройствам ЗУПВ увеличился приблизительно в 50 раз. Поэтому разработки, направленные на повышение производительности процессора и сокращение времени выборки, наряду с усовершенствованием пропускной способности памяти призваны сократить время ожидания, в течение которого должны быть найдены и считаны инструкции и данные. Однако при разработке динамических ЗУПВ (DRAM) акцент делался на снижении размера ячеек памяти, чтобы реализовать динамические ЗУПВ (DRAM) с высокой плотностью хранения.

В более широком смысле причина вышеупомянутой диспропорции совершенно очевидна. На различных стадиях вычислений процессор должен взаимодействовать с по меньшей мере одним типом памяти, и в некоторых случаях связь может быть очень интенсивной, например, когда обработка предполагает использование справочных таблиц. На практике для того чтобы достичь высоких скоростей обработки, самые быстродействующие и наиболее часто используемые блоки памяти выполняются интегрированными с центральным процессором. Однако при значительных емкостях хранения блоков памяти последние занимают относительно большую площадь чипа, и в этом случае трудно достичь компромисса при распределении площади чипа между процессором и быстродействующими блоками памяти. Это в свою очередь подразумевает, что дополнительная емкость памяти может быть получена только с помощью проводников шины, подключенных к более отдаленным модулям памяти. В общем случае в зависимости от оптимизации в каждом отдельном случае в результате может быть получена общая архитектура устройства, в которой большая часть площади чипа и производительность обработки центрального процессорного модуля используется для манипуляции потоком данных между центральным процессором и более отдаленными модулями памяти, которые соединены с центральным процессорным модулем с помощью проводников шины на полупроводниковой подложке.

В конкретных условиях это означает, что микропроцессор затрачивает 75% времени в запоминающем устройстве, когда он должен выполнять обработку базы данных и матричные вычисления. Тенденции развития таковы, что 60% площади и 90% транзисторов наиболее современных микропроцессоров используются для преодоления разрыва между производительностью процессора и частотой выборки посредством использования в специальных аппаратных средствах на чипе, например в специальных быстродействующих блоках памяти или блоках кэш-памяти для того, чтобы отрегулировать увеличивающееся время ожидания. Разработчики столкнулись также с трудностями при совершенствовании динамического ЗУПВ (DRAM). В 1986 г. использовалась типовая минимальная емкость памяти для ПК из 32 динамических запоминающих устройств ЗУПВ (DRAM) емкостью 1 Мбит, тогда как в 1997 г. использовалось два динамических запоминающих устройства ЗУПВ (DRAM) емкостью 64 Мбит, поскольку скорость роста минимального объема памяти составила только половину скорости роста емкости динамического ЗУПВ (DRAM). Поскольку большинство современных микропроцессоров ориентируется на использование блоков кэш-памяти, необходима память с более низким временем ожидания, однако разработки развивались в направлении более высокой пропускной способности и меньшего времени ожидания. Очевидно, что увеличение емкости динамических ЗУПВ (DRAM) не решает проблему, поскольку разработка динамических ЗУПВ (DRAM) с емкостью 256 Мбит или 1 Гбит в действительности приведет к более высокой стоимости в расчете на бит и вызовет более высокие требования к пропускной способности для осуществления контроля над ошибками, что повлечет за собой увеличение времени ожидания.

Попытка решить проблему диспропорции между производительностью процессора и временем доступа к ЗУПВ (RAM) была предпринята в публикации (Patterson и соавт., “Intelligent RAM (IRAM): Chips that Remember and Compute”, 1997, IEEE International Solid-State Circuits Conference, стр.224-225), в которой предложено воспроизводить процессорную логику и память на одном и том же чипе, в котором большинство транзисторов будет использоваться в запоминающем устройстве. Интегрированное устройство обработки данных этого вида было названо интеллектуальным ЗУПВ или ИЗУПВ (IRAM). Использование памяти динамического ЗУПВ (DRAM) с емкостью 1 Гбит обеспечивает достаточное число транзисторов для создания мощного процессора и памяти, которая является достаточно емкой, чтобы содержать целые программы и наборы данных. В интеллектуальном ЗУПВ (IRAM, ИЗУПВ) этого вида запоминающее устройство (ЗУ) разделяется на блоки с вентильными схемами памяти размером, например, 1 Кбит. В случае, если типовые размеры чипа будут составлять 600 мм², для интеллектуального ЗУПВ (IRAM, ИЗУПВ) будет требоваться большее количество металлических слоев для увеличения скорости передачи линии связи, а также, возможно, потребуются более высокочастотные транзисторы для быстродействующего интерфейса синхронных динамических ЗУПВ (DRAM). Возможные преимущества, получаемые в случае использования интеллектуального ЗУПВ (IRAM, ИЗУПВ), включают в себя на порядок более низкое время ожидания памяти, на два порядка более высокую пропускную способность памяти и более низкую потребляемую мощность. Размеры ЗУ (размеры по ширине) могут регулироваться, и интеллектуальное ЗУПВ (IRAM, ИЗУПВ) не должно занимать на плате площадь, аналогичную по размеру площади, занимаемой известными устройствами обработки данных с соответствующей емкостью хранения и процессорной обработкой.

В качестве альтернативы было предложено (Yoo и соавт., “A 32-bank I Gb DRAM with GB/s Bandwidth, ISSCC Digest of Technical Papers, стр 378-379, Feb. 1996) использовать интеллектуальное ЗУПВ (IRAM, ИЗУПВ) с векторными процессорами. Векторные процессоры такого типа работают с линейными матрицами чисел. Векторные процессоры не нуждаются в блоках кэш-памяти, но требуют ЗУ с низким временем ожидания, часто реализуемое в виде статистического ЗУПВ (SRAM) с большой пропускной способностью, поскольку могут использоваться сотни отдельных групп памяти. Следовательно, предложенная система интеллектуального ЗУПВ (IRAM, ИЗУПВ) с емкостью памяти 1 Гбит будет адаптирована к потребностям векторного процессора. Вышеприведенный уровень техники проиллюстрирован на фиг. 1, на которой изображена схема осуществления векторного микропроцессора с интеллектуальным ЗУПВ (IRAM, ИЗУПВ). На основе процессора размером 0,18 мкм с динамическим ЗУПВ (DRAM) с площадью чипа 6 см² интеллектуальное ЗУПВ (IRAM, ИЗУПВ) могло бы иметь 16 модулей сложения и умножения с рабочей частотой 500 МГц и 16 портов памяти шириной 1024 бита, которые при частоте 50 МГц совместно будут обеспечивать пропускную способность памяти 100 Гбайт/с. Интеллектуальное ЗУПВ (IRAM, ИЗУПВ) такого типа могло бы выполнять типовую тестовую программу (Linpack) с быстродействием 810⁹ операций с плавающей запятой в секунду (Гига FLOPS), что в пять раз превышает быстродействие векторного процессора суперкомпьютера фирмы Крей (Cray Т-90). Может ли интеллектуальное ЗУПВ (IRAM, ИЗУПВ) иметь хорошие перспективы, будет зависеть от емкости памяти на чипе, поскольку ожидается, что емкость увеличится с 10-32 Мбайт для графических приложений, таких, как игры, и до 128-256 Мбайт для сетевых компьютеров и портативных ПК.

Кроме того, из уровня техники также известно использование параллельной обработки для увеличения скорости обработки. Это было достигнуто за счет использования архитектуры построения процессоров, позволяющей обрабатывать данные и наборы данных параллельно. В качестве примера можно привести процессоры с параллельной обработкой на уровне инструкций, типа конвейерных процессоров или суперскалярных процессоров, имеющих архитектуру, которая может манипулировать с очень длинными словами инструкций (VLIW). Также были разработаны процессоры, работающие на уровне инструкций, но параллельно с данными, что может быть реализовано с использованием любой архитектуры – конвейерной архитектуры, систолической архитектуры и, как уже упоминалось выше, векторной архитектуры. Труднореализуемой целью разработчиков являлось создание устройств обработки данных, способных работать с архитектурами, обеспечивающими возможность параллельной обработки данных на уровне процессора, т.е. с так называемой архитектурой MIMD (“много инструкций – много потоков данных”). Были предложены архитектуры “много инструкций – много потоков данных” либо с распределенной памятью, либо с общей памятью, но большинство этих архитектур априорно основано на различных формах параллельной многопроцессорной обработки, которая осуществляется с использованием сетей процессоров. В настоящее время указанные разработки трудно реализовать с оптимальной взаимосвязанностью и в любом случае невозможно осуществить с конфигурацией чипа при современном уровне полупроводниковой технологии, в частности, до тех пор, пока размер чипа ограничен несколькими см².

Увеличивающийся разрыв между теоретическим быстродействием обработки современных центральных процессоров и общим быстродействием устройств представляет собой важную проблему, которая оказалась трудно устранимой и которую почти невозможно решить посредством дальнейшей разработки устройств обработки данных на базе, например только полупроводниковой технологии на основе кремния. Ни увеличение размера чипа, ни структурные решения, использующие вертикальные структуры и, следовательно, не позволяющие получить большее число компонентов на одном и том же материале подложки, не позволили решить вышеуказанную проблему. Это связано с тем, что ячейки памяти запоминающих устройств явно зависят от переключателей, выполненных в полупроводниковом материале подложки. Другими словами, каждый участок бита в ЗУ должен иметь эксклюзивный доступ к части подложки, и, следовательно, требуются структурные решения, при которых запоминающие устройства и процессор должны быть расположены рядом друг с другом. Попытки формирования вертикальных структур, например, посредством укладки нескольких слоев друг на друга, также потерпели неудачу, поскольку все это необходимо осуществлять с возможностью электрического доступа и с компонентами, например переключателями, находящимися на одной и той же нижележащей полупроводниковой подложке. Следовательно, не удается получить никакого общего увеличения емкости с использованием многослойных решений и с площадью подложки, уже эксплуатируемой с максимальной плотностью. При использовании вертикально уложенных слоев схем дополнительно возникает проблема с рассеянием тепла в отдельных слоях, поскольку современные блоки памяти на основе полупроводников не сохраняют информацию при выключении электропитания, и, следовательно, нуждаются в токе регенерации.

Вообще говоря упаковка нескольких слоев с компонентами, в которых используются активные переключатели, основанные на современных полупроводниковых технологиях, подразумевает использование поперечных токовых дорожек к нижележащим слоям. Это в большой степени ограничивает число слоев, которые могут быть упакованы, в частности, в которых различные слои и их части необходимо подключать токовыми дорожками. В дополнение к этому объем, заполненный плотной сетью поперечных токовых дорожек, сложность изготовления и, следовательно, увеличение издержек производства быстро возрастает с ростом числа слоев в упаковке.

В дальнейшем будет приведен ряд патентных публикаций, которые могут быть рассмотрены в качестве релевантных в том смысле, что они позволяют понять уровень техники, на котором основывается настоящее изобретение, но ни в коей мере не предвосхищающих изобретательскую идею в целом. Наиболее важные из этих публикаций принадлежат одному и тому же заявителю и, очевидно, имеют в своей основе одну и ту же изобретательскую идею.

В частности, в опубликованной международной заявке WO 95/09438 (Zavracky и соавт. , правопреемник патентовладельца – корпорация Kopin Corp.) раскрыт трехмерный процессор, в котором используются переведенные тонкопленочные схемы. Он реализуется в виде многослойной структуры, в которой микропроцессор скомпонован в различных слоях и имеет вертикальные межсоединения через изолирующие слои, отделяющие каждый слой схемы в структуре. Каждый слой схемы может быть изготовлен на отдельной тонкой кристаллической пластине или в тонкопленочном материале, а затем перенесен на слоистую структуру и взаимосвязан с ней. Более конкретно патент WO 95/09438 раскрывает комбинацию первого слоя схемы с управляющим модулем, и второго слоя схемы с логическим модулем, причем первый и второй слои схемы соединяются с помощью адгезионного слоя, а межсоединения между первым и вторыми слоями схемы формируются с помощью сквозных перемычек, которые проходят через отверстия в адгезионном слое. Как следует из патентного описания WO 95/09438, первый слой схемы может содержать управляющий модуль, второй слой схемы – арифметический логический модуль, а третий слой схемы – ЗУПВ, хотя блоки памяти также могут быть выполнены на первом и втором слоях схемы с образованием всеми слоями схемы комбинации микропроцессор – ЗУПВ, в которой, как уже упоминалось выше, вертикальные соединения обеспечиваются раздельными сквозными перемычками, которые непосредственно не образуют интегральную составную часть материала, поскольку слои схемы выполняются с дискретными компонентами, сформированными в или на слое полупроводника и, возможно, со вторым слоем схемы, выполненным со схемами в полупроводниковой тонкой пленке, нанесенной на изолирующую подложку. Решение по патенту WO 95/09438 существенно отличается от настоящего изобретения тем, что в нем не показано, каким образом основной слой схемы выполняется из множества подслоев, каждый из которых может содержать диэлектрические, полупроводящие и электропроводящие элементы. В противоположность этому в изобретении по патенту WO 95/09348 предполагается, что требуются отличающиеся и отделенные друг от друга слои для осуществления каждой электрической функции, и что взаимное электрическое соединение между компонентами обеспечивается посредством отдельных дорожек, нанесенных на слоях, или посредством отдельных сквозных перемычек, которые проходят через отверстия, сформированные в слоях, и, следовательно, не образуют интегрального участка из материала слоя. Применение указанной структуры в решении по патенту WO 95/09348 продиктовано использованием неорганической полупроводниковой технологии и тем, как она может использоваться для реализации чередующихся слоев памяти и процессора.

Патент США 5 656 548 (Zavracky и соавт., правопреемник патентовладельца – корпорация Kopin Corp.) аналогично патенту WO 95/09438 базируется на патентном описании США 08/130033 от 30 сентября 1993 и основан на заявке в продолжение, которая, в свою очередь, является приоритетной для патента WO 95/09438. Патент США 5 656 548 раскрывает прежде всего способ для изготовления многослойной структуры микропроцессора, состоящей из отдельных слоев, разделенных специальными изолирующими слоями таким образом, что вертикальное соединение образуется отдельным сквозными перемычками через слои. Каждый слой схемы может быть сформирован на отдельной тонкой кристаллической пластине из полупроводникового материала или в тонкопленочном материале, который переносится на слоистую структуру и взаимно соединяется с ней. Способ согласно патенту WO 95/09348 практически не отличается от способа согласно патенту США 5 656 548.

В патенте США 5 793 115 (Zavracky и соавт., правопреемник патентовладельца – корпорация Kopin Corp.), являющемся заявкой в частичное продолжение вышеупомянутого патента США 08/130033 от 30 сентября 1993 г., аналогично вышеупомянутым публикациям, первый слой схемы формируется в полупроводниковом материале и содержит управляющий модуль, в то время как второй слой схемы специальным образом формируется в тонкопленочном кремниевом материале с так называемой структурой кремния на изоляторе (структура SOI) и содержит логический модуль, подразумевающий формирование двумя слоями схемы процессорного модуля. Третий слой схемы формируется в виде запоминающего устройства ЗУПВ и, кроме того, в специальных версиях все устройство может быть реализовано в виде оптоэлектронного устройства обработки данных, в котором второй слой схемы в этом случае содержит светоизлучающее устройство. В этом случае многопроцессорный вариант осуществления устройства состоит из упаковки комбинаций смежных процессоров и запоминающих устройств ЗУПВ, с получением интегрированного многопроцессорного устройства, с вертикально уложенными слоями. Межсоединение между слоями и упаковкой, как и в предыдущих решениях, должно быть сформировано отдельными сквозными перемычками, которые не являются интегральными частями слоев и которые проходят через отверстия в слоях для подключения к электрическим межсоединениям в отдельных слоях схемы.

В патенте США 5 702 963 (Vu и соавт., правопреемник патентовладельца – корпорация Kopin Corp.) раскрываются лишь инструкции для изготовления устройства под названием “Устройство четырехполюсного полевого МОП-транзистора (MOSFET)”, а также способы для изготовления нескольких таких устройств, например, в виде схем комплементарных КМОП структур, либо по планарной технологии на общей подложке, либо уложенных с использованием между ними изолирующих слоев с формированием трехмерной архитектурной схемы. Для того чтобы обеспечить электрическое соединение через слои, должны использоваться раздельные металлические сквозные перемычки, и по существу каждый отдельный слой выполняет исключительно одну и ту же электрическую функцию.

Далее в качестве примера предшествующего уровня техники может быть упомянут ряд патентных публикаций, которые имеют некоторое обобщенное отношение к последнему упомянутому патенту США 5 702 963, поскольку они затрагивают двух- или трехмерные схемотехнические структуры и по существу выполнены по известной полупроводниковой технологии.

Например, патент США 5 306 935 (Esquivel и соавт.) раскрывает матрицу памяти с двумя или более уложенными слоями ячеек памяти, где нижний слой является матрицей транзисторов, например с планарными структурами, структурами х-ячейки, или скрытыми N⁺⁺ структурами лавинно-инжекционных МОП-транзисторов с плавающим затвором (FAMOS), и где верхний слой предпочтительно содержит матрицу планарных транзисторов. Эпитаксиальный кремниевый слой используется в качестве подложки для второго слоя. Даже несмотря на то, что в реферате публикации говорится о двух или более уложенных слоях или ячейках памяти, описание раскрывает вариант осуществления с двумя слоями, в котором для того чтобы получить необходимые электрические соединения через слои, в частности, обеспечиваются вертикальные металлические контакты в виде отверстий, пронизывающих слои.

Патент США 5 383 269 (Rathmell и соавт.) описывает не схемы, а трехмерное устройство, предназначенное для соединения интегральных схем между собой, которое позволяет осуществить соединение множества чипов схем в модуль со стандартной опорной поверхностью, для установки посредством различных технологий. Каждая интегральная схема монтируется на взаимно связывающейся пластинке, и пластинки укладывают вместе с электрическими соединениями от одного слоя пластинки к другому. В качестве пластинок могут быть использованы многослойные керамические пластинки или материалы, которые используются в печатных платах. В результате изготавливается модуль, состоящий из отдельных схем, сформированных друг над другом, взаимосвязанных между собой посредством отдельных взаимных соединений, которые не образуют часть соответствующих схем.

Патент США 5 817 986 (Davidson и соавт.) раскрывает архитектуру упаковки или укладки, которая позволяет осуществить очень плотную упаковку или укладку чипов интегральных схем с минимальными расстояниями взаимных соединений. Сама структура упаковки формируется посредством множества субблоков в виде подложки с по меньшей мере одной интегральной схемой, установленной на ней, после чего следует дополнительная подложка со специальной функцией и новый субблок, в котором чип схемы расположен на последнем упомянутом субблоке и формируется на подложке, соответствующей первому субблоку. Электрические соединения и соединения дорожек в субблоках, на которых монтируются чипы схем, расположены с возможностью контактирования с участками в подложке, находящейся между ними, то есть во втором субблоке, причем электрические соединения формируются посредством пайки, проводных соединений и т.п. Первая подложка в любом случае должна обеспечивать электрическое соединение между схемами и каждым субблоком, тогда как другая подложка может обеспечивать заземление и подачу питания к ряду субблоков. Субблоки, подложки и схемы, очевидно, могут быть заключены в устройство кубической формы, в котором чипы схем являются чипами схем памяти, что позволяет обеспечить объемное запоминающее устройство. Соединения между интегральными схемами и блоками памяти, очевидно, не образуют из них или из субблоков интегральный элемент, а являются, как упомянуто выше, разделенными взаимными соединениями дорожек или паянными соединениями.

Ниже приведены примеры элементов схем из предшествующего уровня техники. Например, патент США 5 612 228 (Shieh и соавт.) раскрывает схему КМОП структуры, сформированную посредством транзисторов из органических и неорганических материалов соответственно по тонкопленочной технологии, но по существу реализованную в виде плоской структуры с различными слоями с раздельными и отличающимися электрическими функциями, а патент США 5 714 768 (Ovshinsky и соавт.) раскрывает вычислительный модуль с процессором и специфической матрицей памяти, изготовленной по тонкопленочной технологии, смонтированной над процессором в верхней части устройства и выполненной, очевидно, на основе неорганического материала, который может принимать различные значения электрического сопротивления в ответ на электрические входные сигналы, подаваемые в отдельную ячейку памяти. Однако данная публикация имеет более близкое отношение к специальным элементам памяти в виде так называемой аморфно-полупроводниковой памяти (переключателям Овшинского), которые основаны на электрическом изменении фазы и выполняются с использованием неорганических халькогенидных соединений в качестве переключателей. В указанной публикации не содержится признаков устройства, близкого масштабируемому устройству обработки данных, которое является предметом настоящего описания, и высказана лишь идея относительно размещения запоминающего устройства в верхней части логического устройства, которая сама по себе при строгом рассмотрении не является принципиально новой, поскольку уже была предложена ранее для разработки запоминающих устройств, выполненных, например, на подложках с использованием известной полупроводниковой тонкопленочной технологии, на основе неорганических материалов, и содержащих схемы, например, выполненные по КМОП технологии, а также для разработки блоков памяти с такой конфигурацией укладки, которая позволила бы получить объемный вариант осуществления устройства.

Возможности увеличения процессорной обработки и емкости памяти в интегрированном устройстве обработки данных и достижения достаточной пропускной способности памяти при уменьшении времени ожидания в соответствии с увеличенным быстродействием процессора кажутся незначительными при использовании современной полупроводниковой технологии. Увеличение емкости памяти является основной задачей для всех типов памяти, применяемых в современных устройствах обработки данных, но оказывается особенно труднореализуемым для блоков памяти с быстрым произвольным доступом, с сохранением производительности процессорной обработки, а также размеров и стоимости устройств. Необходимые электрические соединения являются проблематичными сами по себе и кажутся неосуществимыми ни с использованием вертикальных или укладочных конфигураций, ни с увеличением площади чипа в обычных однослойных технологиях.

Задача, стоящая в основе настоящего изобретения, заключается в том, чтобы создать интегрированное устройство обработки данных, в котором процессорный модуль и модуль памяти имели бы практически неограниченные возможности варьирования конфигураций и архитектур, с оптимизацией требования по пропускной способности и времени ожидания, а также без необходимости электрического соединения между отдельными компонентами, накладывающего ограничение на величину емкости и время пересылки данных.

Другая задача настоящего изобретения заключается в том, чтобы избежать использования известных динамических запоминающих устройств (DRAM), реализуя вместо этого модуль памяти по технологии, которая обеспечивает одновременно как возможность быстрого доступа и большую емкость, так и возможности функциональной конфигурации модуля памяти в подмодулях, которые по отдельности выполняют, например, функции запоминающего устройства с произвольной выборкой ЗУПВ (RAM), функции постоянного запоминающего устройства ПЗУ (ROM) или широкие функции хранения.

Третья задача настоящего изобретения заключается в сокращении времени ожидания любого вида, для максимальной адаптации производительности процессора и доступа к памяти предпочтительно для исключения использования блоков кэш-памяти в процессоре.

Четвертая задача заключается в том, чтобы обеспечить возможность создания оптимально масштабируемых архитектур для параллельной обработки, интегрированных на одной и той же подложке, будь то использование параллельной архитектуры процессора, либо архитектуры многопроцессорной системы с динамическим соединением между процессорами, работающими параллельно.

Пятая задача изобретения заключается в том, чтобы реализовать интегрированное устройство обработки данных в объемной конфигурации и с токовыми дорожками, формируемыми и в горизонтальном и в вертикальном направлениях в объемной конфигурации, для обеспечения оптимальной взаимосвязанности между отдельными компонентами устройства обработки данных, и одновременного снижения скорости передачи данных между компонентами.

Вышеупомянутые и другие задачи решаются тем, что в предложенном устройстве обработки данных согласно изобретению каждый основной слой сформирован из множества подслоев; каждый подслой содержит разграниченные части с заданной геометрической формой, образующие соответственно диэлектрические, полупроводниковые или электропроводящие участки в подслое, причем подслой в дополнение по меньшей мере к одной диэлектрической части содержит по меньшей мере одну полупроводящую и/или электропроводящую часть, при этом в каждом подслое сформированы специфические разграниченные части с заданным электрическим параметром в регистрируемом соотношении с по меньшей мере одной соответствующей частью по меньшей мере в одном из смежных соседних подслоев, с возможностью образования указанными специфическими частями элементов интегральной схемы, разграниченных в плоскости подслоев, проходящих вертикально через один или более подслоев, причем каждый элемент схемы, зависящий от состава и электрических свойств, образует активные и/или пассивные элементы схемы в каждом основном слое, содержащие по меньшей мере резисторы, конденсаторы, диоды, транзисторы и элементы памяти, в каждом случае формируемые и электрически соединяемые между собой с возможностью реализации по меньшей мере одного процессора и/или блока памяти в основном рассматриваемом слое, а электропроводящие структуры формируются электропроводящими частями в подслое в горизонтальном направлении для создания горизонтальных электропроводящих структур, либо в регистрируемом соотношении с соответствующими электропроводящими частями в по меньшей мере одном соседнем смежном подслое, с возможностью образования электропроводящими структурами, интегрированными в подслоях, трехмерных электрических взаимосвязанных сетей в основных слоях и обеспечения межсоединения указанными структурами элементов схемы в трех измерениях, а также обеспечения факультативного межсоединения основных слоев, причем в устройстве обработки данных формируются дополнительные электропроводящие структуры с возможностью обеспечения межсоединения основных слоев и/или основных слоев с подложкой и обеспечения соединения с внешними по отношению к устройству обработки данных устройствами.

Согласно предпочтительному варианту осуществления устройства обработки данных согласно настоящему изобретению, подслои в по меньшей мере одном основном слое выполнены по технологии, предусматривающей на первом уровне функциональной иерархии функциональную компоновку по меньшей мере одного основного слоя в качестве объединенного слоя процессора и ЗУ, либо по меньшей мере одного основного слоя по существу в качестве слоя процессора, либо по меньшей мере одного основного слоя по существу в качестве слоя памяти.

Полезно, чтобы процессорный модуль в основном слое функционально был скомпонован на втором уровне функциональной иерархии в виде по меньшей мере одного процессора, либо частей по меньшей мере одного процессора, причем по меньшей мере один процессор является центральным процессором или микропроцессором в устройстве обработки данных, и возможно введение дополнительных процессоров, факультативно компонуемых в виде управляющих и/или связных процессоров соответственно.

Предпочтительно, чтобы центральный процессор был также функционально скомпонован на третьем уровне функциональной иерархии в виде параллельного процессора с несколькими исполнительными модулями, работающими параллельно, сформированными в одном и том же основном слое или по меньшей мере в двух основных слоях или в их подслоях, с возможностью обеспечения оптимальной топологии межсоединения. Если в данном варианте осуществления альтернативно имеется более одного центрального процессора, то каждый центральный процессор может иметь межсоединения и быть адаптированным для работы в параллельном режиме и быть сформированным в одном и том же основном слое или в по меньшей мере двух основных слоях для обеспечения оптимальной топологии межсоединения.

В этом же предпочтительном варианте осуществления согласно настоящему изобретению запоминающий модуль в основном слое функционально компонуется на втором уровне функциональной иерархии в виде по меньшей мере одного блока памяти или частей по меньшей мере одного блока памяти, причем по меньшей мере один блок памяти составляет ЗУПВ и соединяется по меньшей мере с одним управляющим процессорным модулем или микропроцессором, при этом возможно введение дополнительных блоков памяти, факультативно компонуемых как быстродействующие блоки памяти, постоянные запоминающие устройства ПЗУ (ROM), запоминающие устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ соответственно.

В связи с этим представляется выгодным, чтобы по меньшей мере два ЗУПВ были подключены к центральному процессору и соответственно присвоены по меньшей мере двум подмодулям в центральном процессоре, причем ЗУПВ и подмодули распределены в выбранных комбинациях по меньшей мере в одном основном слое для обеспечения оптимальной топологии межсоединения.

Кроме того, в процессе формирования по меньшей мере двух центральных процессоров, соединяемых с по меньшей мере одним общим запоминающим устройством или устройствами с произвольной выборкой ЗУПВ, предпочтительно, чтобы каждый центральный процессор был сформирован во взаимно смежных основных слоях или распределен в выбранных комбинациях между по меньшей мере двумя основными слоями, а запоминающее устройство или устройства с произвольной выборкой ЗУПВ были сформированы в выбранных комбинациях в по меньшей мере одном основном слое и/или в по меньшей мере одном слое ЗУ, смежном с последним, либо расположены чередующимися слоями между ними для обеспечения оптимальной топологии межсоединения.

Наконец, в данном варианте осуществления изобретения предпочтительно, чтобы по меньшей мере часть запоминующего модуля была выполнена в виде: ЗУ большой емкости, факультативно компонуемого как запоминающее устройство с произвольной выборкой ЗУПВ, постоянного запоминающего устройства ПЗУ (ROM), запоминающего устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМОГО и ПЕРЕПРОГРАММИРУЕМОГО или их комбинации.

Согласно еще одному варианту осуществления, устройство обработки данных содержит несколько слоев процессора и несколько слоев ЗУ, причем слои памяти с целью уменьшения пути сигнала между ними и слоями процессора могут предпочтительно чередоваться между слоями процессора.

Согласно настоящему изобретению, представляется также предпочтительным формирование дополнительных электропроводящих структур в качестве торцевых электрических соединений на по меньшей мере одном боковом торце или через боковой торец по меньшей мере одного основного слоя для обеспечения контакта с электропроводящими структурами в других основных слоях и/или обеспечения электрического соединения между основными слоями и подложкой, и/или в качестве вертикальных проводящих структур в по меньшей мере одном основном слое с формированием электрических соединений в перекрестном направлении основных слоев, а также перпендикулярно к их плоскостям для контакта с электропроводящими структурами в других основных слоях и/или обеспечения электрического соединения между основными слоями и подложкой.

Согласно еще одному варианту осуществления изобретения, по меньшей мере один основной слой может быть сформирован из органического тонкопленочного материала, органического тонкопленочного материала или материалов, выбираемых из числа мономерных, олигомерных и полимерных органических материалов и металлоорганических комплексов, или комбинаций материалов данного типа. В связи с этим все основные слои предпочтительно формировать из органического тонкопленочного материала.

Согласно настоящему изобретению, также представляется предпочтительным, чтобы по меньшей мере один основной слой был сформирован из неорганического тонкопленочного материала, неорганического тонкопленочного материала или материалов, выбираемых из числа кристаллических, поликристаллических и аморфных тонкопленочных материалов, или комбинаций материалов данного типа.

Наконец, согласно настоящему изобретению, представляется предпочтительным, чтобы по меньшей мере один основной слой был сформирован как из органических, так и из неорганических тонкопленочных материалов или комбинаций материалов этого типа, органического тонкопленочного материала или материалов, выбираемых из числа мономерных, олигомерных и полимерных органических материалов и металлоорганических комплексов, или комбинаций материалов данного типа, а также неорганического тонкопленочного материала или материалов, выбираемых из числа кристаллических, поликристаллических и аморфных тонкопленочных материалов, или комбинаций материалов данного типа.

В дальнейшем изобретение поясняется описанием конкретных вариантов его осуществления со ссылками на фиг.1-26, на которых одинаковые номера позиций обычно обозначают подобные части (но подобные части не везде снабжены номерами позиций) и на которых:
фиг.1 изображает интеллектуальное ЗУПВ (интеллектуальное ЗУПВ (IRAM, ИЗУПВ)) с векторным микропроцессором согласно уровню техники;
фиг.2 изображает устройство обработки данных, интегрированное в виде упакованных слоев, согласно настоящему изобретению;
фиг. 3 схематически изображает первый вариант выполнения устройства обработки данных согласно настоящему изобретению;
фиг. 4 схематически изображает второй вариант выполнения устройства обработки данных согласно настоящему изобретению;
фиг. 5 схематически изображает третий вариант выполнения устройства обработки данных согласно настоящему изобретению;
фиг. 6 схематически изображает четвертый вариант выполнения устройства обработки данных согласно настоящему изобретению;
фиг. 7а, б схематически изображают соответственно на виде сверху и в разрезе блок памяти, который может использоваться в запоминающем модуле в устройстве обработки данных согласно настоящему изобретению;
фиг. 7в, г изображают вид в разрезе первого варианта выполнения элемента памяти в блоке памяти с фиг.7а;
фиг.7д изображает вид в разрезе второго варианта выполнения элемента памяти в блоке памяти с фиг.7а;
фиг.7ж изображает вид в разрезе запоминающего модуля, содержащего несколько упакованных слоев памяти;
фиг.7з подробно изображает запоминающий модуль с фиг.7ж;
фиг. 8а, 8б, 8в изображают соответственно общий вид, вид в разрезе и вид сверху третьего варианта выполнения элемента памяти, который может использоваться в блоке памяти с фиг.7а;
фиг. 9 – основной вариант выполнения элемента памяти, изображенного на фиг.8;
фиг. 10 схематически изображает матрицу электродов, используемую в блоке памяти с фиг.7а и с использованием элементов памяти аналогично варианту выполнения, изображенному на фиг.8;
фиг.11 изображает первый полевой транзистор (FET), который может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 12 изображает второй полевой транзистор, который может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 13 изображает третий полевой транзистор, который может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 14 изображает четвертый полевой транзистор, который может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 15 схематически изображает вид в разрезе диодной структуры, которая создана посредством изменения состояния материала слоя и которая может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 16 схематически изображает вид в разрезе структуры полевого МОП-транзистора (MOSFET), которая создана посредством изменения состояния материала слоя и которая может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 17а схематически изображает вид в разрезе структуры логического инвертора, которая использует структуру полевого МОП-транзистора (MOSFET), изображенного на фиг.16, и которая может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 17б схематически изображает вид в разрезе варианта выполнения структуры инвертора с фиг.17а;
фиг. 18 изображает эквивалентную схему логического элемента И, реализованного по КМОП (КМОП) технологии;
фиг. 19а-г изображает вид сверху подслоев в структуре логического элемента И, реализованного по тонкопленочной технологии и согласно эквивалентной схеме с фиг.18, с использованием структур полевого МОП-транзистора (MOSFET), аналогичных приведенных на фиг.16;
фиг. 20 изображает уложенную структуру логического элемента И с фиг.19, но разделенную по отдельным подслоям;
фиг. 21а схематически изображает другой вариант выполнения структур логического элемента И, изображенного на фиг.20, в котором отдельные структуры полевого МОП-транзистора (MOSFET) формируются друг над другом с вертикальной конфигурацией и соединяются между собой с помощью общего электрода логического элемента;
фиг. 21б схематически изображает упрощенный вариант выполнения согласно фиг.21а;
фиг. 22 схематически изображает архитектуру процессора, которая объединяет параллелизм данных и функциональный параллелизм и которая может использоваться в устройстве обработки данных согласно настоящему изобретению;
фиг. 23 схематически изображает принцип архитектуры “много инструкций – много потоков данных” (MIMD) с системой распределенной памяти;
фиг.24 схематически изображает более практический вариант воплощения архитектуры “много инструкций – много потоков данных” (MIMD) согласно фиг.23;
фиг. 25 схематически изображает принцип архитектуры “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти;
фиг. 26 изображает, каким образом архитектура “много инструкций – много потоков данных” (MIMD) согласно фиг.25 может быть реализована в устройстве обработки данных согласно настоящему изобретению.

Лучший вариант осуществления изобретения
Основной замысел настоящего изобретения заключается в том, что устройство обработки данных согласно настоящему изобретению может быть реализовано в виде взаимно смежных, по существу параллельных уложенных или упакованных основных слоев, каждый из которых состоит из нескольких подслоев, которые специфическим образом реализуют определенные электрические свойства в основном слое, при этом ни процессорный модуль, ни запоминающие модули, кроме модулей, находящихся в одном или нескольких слоях, не должны широко использовать активные устройства. Это стало возможным с началом использования новейших материалов и архитектур, которые будут более подробно описаны ниже. В наиболее общем схематическом виде это показано на фиг.2, где многослойная структура, состоящая соответственно из слоя Р процессора и ряда слоев ЗУ M₁, M₂, . .. обеспечивается на подложке S. Подложка S может быть выполнена, например, из кремния, и сформированные над ней слои Р реализуют слой процессора, в который включен по меньшей мере центральный процессорный модуль (не показан) и, возможно, по меньшей мере один управляющий процессор и процессор, обрабатывающий данные, поступающие по линии связи. Слой процессора, следовательно, будет содержать активные компоненты и может быть реализован по неорганической полупроводниковой технологии, например, на кремниевой подложке. Над слоем процессора обеспечиваются в конфигурации уложенные различные слои ЗУ M₁, М₂,…, которые составляют запоминающий модуль в устройстве обработки данных, причем отдельные блоки памяти формируют в каждом отдельном слое памяти и компонуются, например, как ЗУПВ (RAM), ПЗУ (ROM), СТИРАЕМОЕ или ПЕРЕПРОГРАММИРУЕМОЕ запоминающее устройство, причем последняя упомянутая концепция охватывает и стираемые и перепрограммируемое запоминающие устройства. Очевидно, что каждый слой Р, М в устройстве обработки данных на фиг. 2 содержит электропроводящие структуры, либо горизонтальные, либо вертикальные, которые обеспечивают соединение между компонентами в каждом слое и между самими слоями. Данная концепция будет более подробно рассмотрена ниже.

На фиг. 3 более подробно изображен первый вариант выполнения устройства обработки данных согласно настоящему изобретению, которое по существу реализуется на первом уровне функциональной иерархии. В данном случае слой Р процессора также сформирован на подложке S и также включает в себя активные компоненты типа транзисторов для того, чтобы реализовать один или более центральных процессоров и, возможно, управляющие процессоры и процессоры, обрабатывающие данные, поступающие по линии связи. Над слоем Р процессора формируют интерфейс 1 памяти, который прокладывают над подложкой S за пределы слоя Р процессора. Над интерфейсом памяти формируют слои памяти M₁, М₂,…. Все слои, включая слой Р процессора, слои памяти и интерфейс 1 памяти содержат непоказанные горизонтальные электропроводящие структуры, предназначенные для того, чтобы обеспечить соединение между отдельными компонентами, но кроме этого, эти проводящие структуры находятся в слоях памяти М, выведенных к электрическим торцевым соединениям на боковых сторонах слоя ЗУ и к шинам 2 памяти, которые формируются в отдельном модуле 2′ шин памяти, как показано на фигуре. Для каждого слоя ЗУ M₁, M₂,… формируются соответствующие шины памяти 2₁, 2₂,…, а они, в свою очередь, могут быть созданы и как горизонтальные и как вертикальные электропроводящие структуры в модуле 2′ шин памяти.

Фиг. 4 изображает другой вариант выполнения устройства обработки данных согласно настоящему изобретению. Слой Р процессора также формируется на подложке S, тогда как интерфейс 1 памяти формируется над слоем Р процессора и покрывает его полностью, не контактируя с подложкой S. Отдельные слои памяти M₁, M₂,… предусмотрены над интерфейсом 1 памяти, но в этом варианте выполнения отдельный модуль шин памяти был исключен. Вместо этого шины 2 памяти во всей своей полноте создаются как вертикальные электропроводящие структуры, которые простираются до слоев M₁, M₂,… памяти и обеспечивают соединение с интерфейсом 1 памяти. Шины 2 памяти обеспечивают соединение с не показанными на фигуре адресными линиями для блоков памяти в запоминающем модуле, поскольку адресные линии могут быть обеспечены в виде горизонтальных электропроводящих структур в каждом слое М памяти. Предпочтительно, чтобы слой памяти ₁, который является ближайшим к слою Р процессора, был реализован с помощью запоминающих устройств записи/считывания (ЗУПВ, RAM) таким образом, чтобы пути сигнала между ЗУПВ и слоем Р процессора стали как можно более короткими. Слой памяти M₁ может быть реализован с помощью ряда запоминающих устройств ЗУПВ, а порт ввода/вывода каждого ЗУПВ предусмотрен на шинах 2₁ памяти, специально сформированных для каждого ЗУПВ, показанного на фигуре. Остальные слои М₂,… памяти (ЗУ), которые могут присутствовать в очень большом количестве, могут реализовать память большого объема устройства обработки данных. Однако следует уяснить, что в принципе не должно быть какой-либо разницы между физической реализацией соответственно запоминающих устройств ЗУПВ и ЗУ большого объема, поскольку память в отдельных слоях ЗУ может быть реализована точно по такой же технологии. Следовательно, подобно ЗУПВ, ЗУ большого объема может быть реализовано с помощью блоков памяти, которые во всей своей полноте реализуются как запоминающие устройства записи/считывания, СТИРАЕМЫЕ или ПЕРЕПРОГРАММИРУЕМЫЕ, но могут также содержать запоминающие устройства типа запоминающих устройств с однократной записью и многократным считыванием (WORM).

Представляется предпочтительным, чтобы отдельные основные слои согласно настоящему изобретению, как уже упоминалось выше, реализовывались в виде ряда тонких подслоев по такой технологии и с использованием таких материалов, которые позволили бы реализовать основные слои как объединенные слои процессора и памяти, и по меньшей мере один основной слой по существу – как слой памяти. Эта проблема будет рассмотрена ниже более подробно. В связи с этим представляется целесообразным, чтобы технология, которая используется для реализации основных слоев для этой цели, образовала функциональную иерархию, первый уровень которой в функциональной иерархии функционально компонует слои либо в виде объединенных слоев процессора или памяти, либо в виде отдельных слоев процессора или памяти. Второй уровень в функциональной иерархии будет затем функционально компоновать процессорный модуль в виде по меньшей мере одного процессора или частей процессоров, а последние могут по требованию составлять один или более центральных процессорных модулей и микропроцессоров в устройстве обработки данных, а в случае необходимости процессоров специального назначения или, возможно, могут компоноваться как соответственно управляющие процессоры и процессоры данных, поступающих по линии связи. На третьем уровне функциональной иерархии применяемая технология обеспечивает архитектуру отдельного процессора, например центрального процессорного модуля в виде параллельного процессора с несколькими модулями исполнения, работающими параллельно. Соответственно применяемая технология на втором уровне функциональной иерархии будет функционально компоновать запоминающий модуль как один или более блоков памяти или частей блоков памяти. На третьем уровне функциональной иерархии один или более блоков памяти могут быть реализованы как запоминающие устройства ЗУПВ, а затем соединяться с по меньшей мере одним центральным процессорным модулем, и, возможно, дополнительные блоки памяти могут факультативно компоноваться как быстродействующие блоки памяти, постоянные запоминающие устройства ПЗУ (ROM), запоминающие устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ запоминающие устройства. Указанные блоки памяти могут в дальнейшем быть включены в память большого объема запоминающего модуля, и, если они компонуются как СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ, то они могут на практике быть способными работать в качестве запоминающих устройств ЗУПВ, но с намного более высокой емкостью хранения, чем та, которая имеет место для известных ЗУПВ. Однако применяемая технология может быть использована и для реализации запоминающих устройств ЗУПВ с емкостями хранения, намного превышающими современные динамические ЗУПВ, основанные на неорганических полупроводниках, и по меньшей мере для реализации запоминающих устройств ЗУПВ с емкостью хранения, которая приближается к емкости ЗУ большой емкости обычных ПК.

Вышеупомянутые признаки и преимущества могут быть реализованы посредством устройства обработки данных согласно настоящему изобретению, по существу основанному на компонентах, реализуемых по тонкопленочной технологии. В частности, подслои окажутся отдельными тонкими пленками и могут быть объединены, например, посредством ламинирования в основные слои, которые являются слоями процессора и/или слоями ЗУ. В активных компонентах типа транзисторов в процессорах могут использоваться полупроводниковые тонкопленочные материалы, которые могут быть неорганическими, органическими, аморфными или поликристаллическими.

В качестве материалов блоков памяти и логических устройств может использоваться энергонезависимый тонкопленочный материал с возможностью сохранения этими компонентами заданного логического состояния в случае перебоев с питанием.

В частности, тонкопленочные материалы, которые используются для реализации блоков памяти в слое памяти, могут спонтанно образовывать диодные переходы, и, кроме того, они также могут быть основаны на анизотропных проводящих тонкопленочных материалах. Это позволит предусмотреть схемы адресации, в которых блоки памяти компонуются как электрически адресуемые пассивные матрицы, которые обеспечивают возможность высокой плотности хранения и большой емкости хранения без необходимости использования каких-либо активных компонентов. В частности, весь слой памяти в каждом отдельном случае может быть реализован в виде модулей памяти, выполненных по тонкопленочной технологии. Известно, как это может быть реализовано технически, например, последовательным нанесением отдельных слоев на общую подложку, или путем соединения отдельных сверхтонких самоподдерживающихся слоев. Данная проблема будет более подробно рассмотрена ниже.

Далее со ссылкой на фиг.5 будет описан третий вариант выполнения устройства обработки данных согласно настоящему изобретению, поскольку фиг.5 более полно изображает представленный вариант осуществления. В этом варианте используется несколько слоев Р процессора. Первый из этих слоев процессора – слой P₁ – обеспечивается смежно с интерфейсом 3 процессора, который расположен ближайшим к подложке S. Между первым P₁ и вторым P₂ слоем процессора, который, как это обозначено на фигуре, может содержать несколько процессоров 5, из чередующихся слоев выполнен первый слой M₁ памяти и по меньшей мере одно ЗУПВ 6, приданное процессору 5 в слое P₁ процессора. Над слоем M₁ памяти следует второй слой Р₂ процессора с несколькими процессорами 5 и с приданными ему слоем M₂ памяти с одним или более ЗУПВ 6, приданными процессору в слое P₂ процессора. Над слоем M₂ памяти далее следует третий слой Р₃ процессора, который снова может содержать несколько процессоров 5, и затем следует слой М₃ памяти с одним или более запоминающими устройствами ЗУПВ 6, приданными процессорам в слое Р₃ процессора. Следует понимать, что число слоев Р процессора с приданными слоями ЗУПВ M₁, М₂, М₃ может быть более 3-х, и что вариант выполнения, показанный на фиг.5, служит для иллюстрации.

Над слоем памяти М₃ предусмотрен интерфейс 1 памяти, над которым размещено большое число дополнительных слоев памяти М₄, M₅,…, которые могут хорошо реализовать память большого объема в устройстве обработки данных. Эти дополнительные слои памяти М₄, M₅ по шинам 2 памяти, реализованным в виде вертикальных электропроводящих структур, выводятся к интерфейсу 1 памяти. Соответственно отдельные ЗУПВ имеются в слоях M₁, М₂, М₃ памяти, также выведенных к интерфейсу 1 памяти через отдельные слои по вертикальным шинам 2 памяти. Кроме того, шины 7 памяти, которые ведут к портам ввода/вывода на отдельных ЗУПВ, предусматриваются между процессорами 5 в слоях процессора P₁, Р₂, р₃ и присваиваются ЗУПВ в слоях M₁, M₂, М₃ памяти. Для каждого процессора 5 две таких шины 7 памяти нарисованы символически, чтобы показать отдельную инструкцию и шины данных. Данное условие не является обязательным. Интерфейс 3 процессора соединяется с возможными внешними модулями по шине 8 ввода/вывода и соответственно для интерфейса 1 памяти обеспечивается шина 9 ввода/вывода.

В частности, в варианте выполнения, показанном на фиг.5, предлагается устройство обработки данных, которое согласно настоящему изобретению компонуется с рядом процессоров 5, и по меньшей мере соответствующее число запоминающих устройств ЗУПВ назначается процессорам. Посредством компоновки процессорного модуля с несколькими процессорами и обеспечения каждого процессора одним или более запоминающих устройств ЗУПВ, где вертикальная конфигурация шин данных одновременно обеспечивает высокую скорость передачи, можно решить проблемы времени ожидания даже с большими значениями ширины полосы частот для портов ввода/вывода запоминающих устройств ЗУПВ.

В случае изготовления запоминающих устройств ЗУПВ с использованием технологий, которые будут более подробно описаны в дальнейшем, в частности технологий, обеспечивающих возможность параллельной адресации при 100 процентном использовании большой ширины полосы частот передачи даже с очень высоким временем цикла, может быть устранена проблема, связанная с вышеупомянутым расхождением между высокими рабочими характеристиками процессора и со значительным временем доступа. В действительности при приемлемой архитектуре может быть реализовано устройство обработки данных с несколькими процессорами, работающими параллельно, так что с соответствующим вариантом выполнения отдельного процессора, например, используя параллельную обработку в самом процессоре, интегрированное устройство обработки данных реализуется с емкостью, которая приближается или превышает известные супер-ЭВМ, выполненные по известной технологии. Как показано на фиг.5, для этой цели используется шина 4 процессора. Как будет упомянуто ниже, использование нескольких процессоров 5, которые, возможно, могут работать параллельно и которые взаимно соединяются по шине 4 процессора и формируются в тесном соединении с по меньшей мере одним запоминающим устройством ЗУПВ, обеспечивает не только вариант выполнения, в большой степени устраняющий проблемы времени ожидания, но также благодаря объемному выполнению устройства обработки данных обеспечивает возможность оптимальной способности взаимного соединения между процессорами и подходящими ЗУПВ. Если сеть процессоров 5 и запоминающих устройств ЗУПВ 6 сформирована, как показано на фиг.5, то она может динамически конфигурироваться для обеспечения емкости, оптимально адаптированной к данной задаче. Компоновка может, например, происходить с конкретным, не показанным на фигуре, управляющим процессором, который может быть предусмотрен в интерфейсе 3 процессора, к которому подсоединяется шина 4 процессора.

Как уже упоминалось выше, процессоры не обязательно должны формироваться в отдельных слоях или слоях Р процессора, и соответственно все блоки памяти в запоминающем модуле не должны формироваться в отдельных слоях или слоях М памяти. Соответственно процессоры и блоки памяти, например ЗУПВ, присвоенные процессорам, можно формировать в одном и том же основном слое, как показано на фиг. 6, которая также изображает вариант выполнения устройства обработки данных согласно настоящему изобретению. Здесь интерфейс 3 процессора с интерфейсом 8 ввода/вывода также формируется на подложке S, и над интерфейсом 3 процессора следует слой ₁ процессора с одним или более процессорами. И интерфейс 3 процессора и слой P₁ процессора могут быть самыми низкими слоями в устройстве обработки данных на фиг.6 и могут быть реализованы смежными с подложкой по известным, например, полупроводниковым технологиям на основе кремния. Первый слой M₁ памяти, который может компоноваться с одним или более запоминающими устройствами ЗУПВ 6, присвоенными процессорам 5 в нижележащем слое P₁ процессора, формируется над последним. Однако, как показано на фиг. 6, отдельное ЗУПВ 6 в слое памяти M₁ специальным образом не выделяется. С другой стороны, блоки памяти в слое памяти M₁ могут быть непосредственно соединены с нижележащим слоем P₁ процессора по шинам 7, поскольку конфигурация в виде слоев, уложенных в стопку, позволяет обеспечивать такие шины 7 в больших количествах, посредством их выполнения в виде вертикальных проводящих структур, а также конфигурация слой на слое позволяет обеспечивать значительное количество таких соединений шин между слоем P₁ процессора и слоем памяти M₁ и, кроме того, с короткими путями для сигнала. Компоновка расположения рядом на поверхности могла бы наоборот потребовать более длинных соединительных дорожек и, следовательно, более длительных времен передачи. Дополнительно в устройстве обработки данных согласно фиг.6 предусмотрены объединенные слои памяти и процессора MP₁, МР₂ и МР₃, оснащенные процессорами, соединенными между собой и с интерфейсом 3 процессора по той же самой шине 4 процессора. Все объединенные слои памяти и процессора МР могут содержать по меньшей мере один процессор 5 и по меньшей мере одно запоминающее устройство ЗУПВ 6. Как и в предыдущем варианте, над объединенными слоями памяти и процессора МР предусмотрен интерфейс 1 памяти с интерфейсом 9 ввода/вывода к внешним модулям, и над интерфейсом 1 памяти следуют слои памяти М₂, М₃ и т.д. в требуемом количестве, которое ограничивается лишь возможностями ЗУ большого объема устройства обработки данных. В свою очередь, слои памяти M₂, М₃ соединяются с интерфейсом 1 памяти по шинам памяти, реализованным в виде вертикальных проводящих структур через слои М₂, М_3.…

На фиг. 2-6 устройство обработки данных согласно настоящему изобретению показано в разрезе через различные слои устройства, но следует понимать, что слоистая структура устройства обработки данных фактически реализует объемные конфигурации, в которых, например, вертикальные токопроводящие структуры можно формировать распределенными по поверхности и, следовательно, обеспечить большое количество соединений между блоками памяти и процессорами и сопровождающими интерфейсами, и по аналогии шина 4 процессора в каждом случае проходит и в горизонтальном и в вертикальном направлении в различных слоях и может соединять процессоры, которые распределены внутри одного и того же слоя или на различных слоях в трехмерно скомпонованной сети. В связи с этим также следует отметить, что когда для электропроводящих структур используются выражения “горизонтальные” и “вертикальные”, то под этим следует понимать, что первое понятие подразумевает, что проводящая структура проходит вдоль слоя и по существу параллельно его верхней и нижней сторонам, а соответственно второе понятие означает, что структура проходит по существу перпендикулярно к верхней и нижней сторонам слоев и пересекает их. Следовательно, чисто практически понятия “горизонтальный” и “вертикальный” также могут относиться к ориентации слоев относительно нижележащей по существу плоской подложки, поскольку слои не только взаимно параллельны, но также и простираются параллельно поверхности подложки S.

Устройство обработки данных согласно настоящему изобретению, за исключением подложки, полностью могло бы быть реализовано с использованием органических материалов, возможно металлоорганических комплексов, и выполнено по тонкопленочной технологии. На практике может быть выгодно сформировать интерфейс 3 процессора и самый нижний слой P₁ процессора, смежный с подложкой S, таким образом, чтобы можно было свободно реализовать компоненты в этих слоях по традиционным и хорошо известным полупроводниковым технологиям, например на основе кремния. Однако, конечно, указанные слои могли быть реализованы по органической тонкопленочной технологии.

Далее будет более подробно описано, каким образом блоки памяти в запоминающем модуле могут быть реализованы практически. Аналогично будут приведены примеры вариантов выполнения активных компонентов, например таких как транзисторы, и проводящих структур, в которых также кратко будут оценены различные материалы и технологии для исполнения этих компонентов. Это позволит уяснить, что устройство обработки данных в вариантах выполнения, показанных на фиг.2-6, может быть реализовано с помощью технологий, которые либо доступны либо в настоящее время разрабатываются заявителем наряду с другими.

В описании по патенту Норвегии 972803, которое было передано правопреемнику настоящего заявителя и которое включено в качестве ссылки, раскрывается электрически адресуемое логическое устройство для хранения или обработки данных. На фиг.7а изображен вариант выполнения этого устройства, скомпонованного как блок памяти данных. Блок памяти содержит носитель 10 памяти, который образует слоистую непрерывную структуру, которая может быть реализована в виде слоя в одном из слоев М памяти в настоящем изобретении. Носитель 10 памяти формируется по существу на основе органического материала, который может претерпевать физическое или химическое изменение состояния посредством энергетического влияния. Носитель 10 памяти, как показано на фиг.7а, предусмотрен между матрицей по существу ортогональных пересекающихся электродов 11 и 12 так, что в соединении с носителем памяти образуют по существу ортогональную матрицу электродов, которая непосредственно контактирует с носителем памяти. Очевидно, что электроды 11, 12 могут быть реализованы в виде вышеупомянутых проводящих структур в слое М памяти. На пересечении между вышележащим электродом 11 и нижележащим электродом 12 в материале носителя 10 памяти формируется логическая ячейка, которая под действием напряжения, тока или электрического поля может достигать состояния, которое может представлять предопределенное логическое значение ячейки. Следовательно, указанные логические ячейки составляют элементы памяти в блоке памяти, как показано на фиг.7а. Каждый из электродов 11, 12 соединяется с модулем шин 2′ памяти по адресным линиям 13, а модуль шин памяти находится над шиной 2 памяти, соединенной с интерфейсом 1 памяти, который может быть сформирован в другом слое в устройстве обработки данных и пространственно отделен от рассматриваемого слоя памяти, причем шина 2 памяти, предназначенная для этой цели, частично реализуется в виде вертикальных проводящих структур, которые проходят через различные слои в устройстве обработки данных, как это схематически показано на фиг.7б, которая изображает разрез блока памяти с фиг.7а, взятый вдоль одного из электродов 12. Фиг.7в и 7г изображают разрезы отдельной ячейки 14 памяти, которая образуется на пересечении между вышележащим электродом 11 и нижележащим электродом 12. Электроды 12 и 11 могут быть сформированы внутри носителя памяти 10 или на нем и непосредственно контактировать с ним, либо с обеих сторон носителя памяти могут быть обеспечены не показанные на фигуре диэлектрические слои с возможностью косвенного контактирования электродов 11, 12 с носителем 10 памяти. Если к электродам 11, 12 прикладывается напряжение, то в каждом случае получается прямое или косвенное электрическое соединение через элемент памяти, с приведением его в определенное состояние и с возможностью детектирования определенного состояния элемента 14. Изменение состояния элемента 14 памяти может быть изменением характеристик тока или напряжения материала памяти в данном местоположении или изменением в значении импеданса материала. При выборе подходящих материалов специфическое состояние в отсутствие напряжения или электрических полей будет постоянным, так что состояние поддерживается постоянным и, следовательно, блок памяти на фиг.7а реализует энергонезависимое электрически адресуемое запоминающее устройство. Сам по себе материал памяти может быть полимером, например сопряженным полимером, а также может содержать анизотропный электропроводящий материал, являющийся электропроводным только в поперечном направлении между электродами, так что в материале памяти не генерируются электрические токи, распространяющиеся в продольном направлении. Материал носителя 10 памяти также может быть реализован аналогичным путем или добавочные вещества заставляют его переходить из кристаллической в аморфную фазу под действием напряжения или электрических полей, или наоборот, причем вольтамперные характеристики фазового состояния являются различными и обеспечивают возможность детектирования. Электроды 11, 12, которые реализуются в виде горизонтальных проводящих структур в рассматриваемом слое М памяти, могут сами по себе быть проводящим органическим материалом и реализоваться в виде осажденных металлоорганических соединений или в виде металлов на поверхности 10 материала памяти. Далее элемент памяти или логическая ячейка 10, 14 могут быть реализованы в виде выпрямляющего диода между электродами 11, 12, так что запоминающее устройство на фиг.7а образует электрическую сеть таких диодов. Данный вариант будет описан ниже более подробно далее, но диодная сеть этого вида может предотвращать ошибки записи и/или детектирования вследствие паразитных токов между элементами ЗУ в матрице электродов. В частности, может быть использован органический материал 10 ЗУ, который спонтанно формирует диодный переход в элементе 14 памяти. Еще одно преимущество заключается в том, что логическая ячейка реализуется таким образом, что материал 10 ЗУ под действием электрических токов или электрических полей подвергается реакции, которая заставляет изменяться значение сопротивления отдельной логической ячейки. Значение логической ячейки может детектироваться далее посредством измерения импеданса логической ячейки, и это детектирование, конечно. соответствует считыванию содержимого запоминающего устройства, показанного на фиг.7а. Если логическое значение элемента памяти может переключаться обратимо, то запоминающее устройство на фиг.7а реализует память записи/считывания или память СТИРАЕМОГО типа, но логическое значение может переключаться и необратимо таким образом, что запоминающее устройство на фиг.7а за счет этого реализует постоянное запоминающее устройство ПЗУ (ROM) или ЗУ типа запоминающего устройства с однократной записью и многократным считыванием (WORM). Если используется запоминающее устройство, показанное на фиг. 7а в виде уложенных слоев М ЗУ, они должны быть взаимно изолированы, и это можно осуществить, формируя диэлектрические тонкие слои 15 на каждой стороне электродов. Если электроды 11, 12 располагать на поверхности материала памяти, то они одновременно могут быть включены в диэлектрические слои 15, показанные на фиг.7г.

В варианте осуществления запоминающего устройства согласно фиг.7а, где само запоминающее устройство имеет такую же электрическую схему, в качестве материала 10 ЗУ может быть использована тонкая пленка сегнетоэлектрического материала, поскольку сегнетоэлектрический материал этого вида под действием приложенного электрического поля может достигать первого или второго состояния поляризации и переключаться из хаотического состояния в одно из состояний поляризации, и из первого во второе состояние поляризации, или наоборот. Далее логическая ячейка или элемент 14 памяти могут быть реализованы в тонкой пленке сегнетоэлектрического материала между электродами 11, 12. Определенное состояние поляризации, присвоенное логическому элементу 14, представляет собой логическое значение логического элемента или значение данных, сохраненное в элементе памяти. В любом случае логическая ячейка или элемент памяти компонуются, как показано на фиг.7в и 7г. Однако, если логический материал или носитель памяти представляет собой сегнетоэлектрическую тонкую пленку, то логическая ячейка или элемент 14 памяти также может быть реализована, как показано в виде сверху на фиг.7д, а также на фиг.7е в разрезе, взятом по линии А-А’ на фиг.7в. Здесь вышележащий электрод 12 располагается отстоящим от нижележащего электрода 11 посредством изолирующей ступеньки 15′. Тогда активный участок в сегнетоэлектрической тонкой пленке окажется выполненным в виде тонких полосок с обеих сторон электрода 12, как показано на фиг.7д, и простирается до нижележащего электрода 12, как показано на фиг. 7е, на которой силовые линии поля обозначены стрелками. При изготовлении запоминающего устройства на основе сегнетоэлектрической тонкой пленки, как уже упоминалось выше, электроды 11 сначала формируются посредством структурирования подходящего материала, например, предусмотренного на не показанной на фигуре изолирующей подложке. Затем над ним формируется непрерывный слой 15 из изолирующего материала и на верхней его части электроды 12, в результате чего получается по существу ортогональная матрица электродов. После нанесения электродов 12 изолирующий материал 15 вытравливается или удаляется другим способом в областях между электродами, и сегнетоэлектрическая тонкая пленка 10 обеспечивается в виде непрерывного слоя над электродами, как показано на фиг.7е. Сегнетоэлектрическая тонкая пленка 10 может быть сформирована из керамического материала или может быть сегнетоэлектрическим жидкокристаллическим материалом, но предпочтительно будет формироваться из полимера или сополимера, например сополимера винилиденфторид/трифторэтилен.

Запоминающее устройство, показанное на фиг.7а, может быть включено в запоминающий модуль в устройстве обработки данных согласно настоящему изобретению и в этом случае оно может быть выполнено, как показано на фиг.7ж, с уложенными слоями M_k-1, m_k,… памяти в подходящем количестве. Электроды 11, 12 в отдельных слоях и адресные линии 13 повторно формируются как горизонтальные проводящие структуры и подсоединяются к модулю 2′ шин памяти с помощью шин 2 памяти. Шины 2 памяти могут быть либо горизонтальными проводящими структурами, либо вертикальными проводящими структурами и обеспечивают соединение между слоями М памяти и нижележащим интерфейсом 3 памяти и с интерфейсом 9 ввода/вывода, как показано на фиг.7ж. Наиболее предпочтительный вариант воплощения запоминающего устройства, исполненного, как показано на фиг. 7ж, получается с вариантом выполнения, показанным на фиг.7з, которая представляет разрез вдоль параллельных пересекающихся электродов 11, 12 и через пересекающиеся параллельные электроды 11, 12. На изолирующей подложке в первом слое памяти M_k-1, как и в случае рассмотренного варианта выполнения, формируют нижележащий электрод 11, а над ним – вышележащий электрод 12. Вышележащий электрод 12 в первом слое M_k-1 в данном случае представляет собой нижележащий электрод 11 в последующем слое М_k памяти и соответственно вышележащий электрод 12 в слое М_k памяти выполняет функцию нижележащего электрода 11 в вышележащем слое M_k+1. Таким образом, запоминающее устройство, показанное на фиг.7ж и выполненное со слоем М памяти, может оказаться с наборами из n+1 электродов 11, 12 вместо наборов из 2n электродов, как показано в варианте выполнения на фиг.7ж. Конфигурация этого вида электродов в уложенном логическом устройстве или модуле памяти, реализованном в упакованной конфигурации, раскрывается в норвежском патенте 980871, который включен в описание в качестве ссылки и принадлежит правопреемнику настоящего заявителя. Ниже будет описано еще одно техническое решение для реализации логического устройства или запоминающего устройства для использования в устройстве обработки данных согласно настоящему изобретению. Это достигается с помощью средства электрода, которое более подробно раскрывается в норвежском патентном описании 973390 и которое тем самым включено в описание в качестве ссылки и принадлежит правопреемнику настоящего заявителя. Фиг.8а изображает вариант выполнения указанного средства электрода с функциональным элементом 17, который может иметь функцию детектирования, хранения информации и/или индикации информации. Для реализации настоящего изобретения желательно, чтобы функциональный элемент 17 функционировал как логическая ячейка либо с функцией переключения, которая может использоваться для реализации логических компонентов, либо с функцией хранения информации, которая может использоваться для реализации элементов памяти в запоминающем устройстве. В частности, функциональный элемент 17 может быть электрически чувствительным и выполненным с возможностью обеспечения средством электрода возможности пассивной электрической адресации функционального элемента. В средстве, изображенном на фиг.8а, нижележащий электрод 11 формируется, например, на не показанной на фигуре подложке и над этим электродом формируется вышележащий электрод 12, который пересекает нижележащий электрод 11 в конфигурации моста, поскольку между электродами 11, 12 обеспечивается слой 15 из электроизолирующего материала, который также проходит под всем электродом 12 и между электродами, и не показанная на чертеже нижележащая подложка. Над обоими электродами 11, 12 предусмотрен контактный слой 16 из электропроводящего или полупроводникового материала, который электрически контактируют с обоими электродами 11, 12. По двум противоположным боковым торцам электрода 12 и до первого электрода 11 контактный слой образует активные участки в месте скрещивания электродов 11, 12. В частности, материал контактного слоя 16 должен быть анизотропным проводником или полупроводником, и даже более желательно применять анизотропный проводник, который полностью реализуется в полимерных материалах. Причина этого будет упомянута ниже. Над контактным слоем 16 обеспечивается функциональный элемент 17, смежно с электродами 11, 12 или перекрещиваясь с ними. В принципе функциональный элемент 17 можно было бы сформировать как часть пересечения контактного слоя 16 над пересечением электродов 11, 12 и тогда он по существу будет конформным с ними, так что функциональный элемент 17 по существу соответствует активным участкам, которые формируются в контактом слое.

Как показано на фиг.8а, функциональный элемент 17 реализуется как отдельный элемент и обеспечивается на пересечении электродов 11, 12, но только над контактным слоем 16 в верхней его части. Первый электрод 11 может быть выполнен из алюминия, который имеет низкую работу выхода, в то время как другой электрод 12 может быть выполнен из золота, которое имеет более высокую работу выхода, чем алюминий. Фундаментальная структура функционального элемента 17 и контактного слоя 16 показана на фиг.9. В качестве металла 1, составляющего первый и нижележащий электрод 11 в средстве, может быть выбран алюминий. Металл 1 вместе с полимером 1 образует выпрямляющий переход Шотки, в котором металл 1 в электроде 11 составляет катод. Полимер 1 выполнен из первого полимерного материала, который предпочтительно является политиофеном. Металл 2 в электроде 12 составляет анод структуры и образует невыпрямляющий переход в полимере 1. Полимер 2, который выполнен из другого полимерного материала, формирует функциональный элемент 17 и может быть реализован с возможностью изменения своих вольтамперных характеристик под действием приложенного электрического напряжения или электрического поля. Второй полимерный материал, который используется в функциональном элементе 17, предпочтительно является водорастворимым политиофеном (POWT).

Структура на фиг. 9 обеспечивает возможность прямого детектирования состояния проводимости функционального элемента 17 на основе вольтамперных характеристик средства. Средство электрода, показанное на фиг.8, может использоваться в электрическом адресуемом логическом устройстве, в частности пассивном адресуемом запоминающем устройстве, реализованном, как показано на фиг. 10. Множество электродов 11, 12 обеспечивается с возможностью формирования по существу ортогональной матрицы х, y электродов вместе со средством электрода из фиг.8 на каждом пересечении электродов. В случае, когда средство электрода реализуется вместе со структурами, показанными на фиг.9, то в каждом пересечении х электрода и y электрода получается диод 13, который в каждом случае имеет одно и то же направление проводимости. Также возможно, что отдельное средство электрода может быть реализовано с функцией выпрямления. Необходимо, чтобы при реализации функции выпрямления удалось избежать проблем перекрестных помех при адресации средства электрода, используемого в пассивной матрице, показанной на фиг.10. Именно выборочная адресация отдельного средства электрода требует, чтобы в каждом средстве электрода имелся выпрямляющий контакт, например, как уже упоминалось выше, между нижележащим электродом 11 и контактным слоем 16. Когда функциональный элемент 17 должен быть адресован в х, y положении в матрице, не должно быть переноса тока в смежных пересечениях (х+1, y), (х-1, y), (х, y+1) или (х, y-1). В связи с этим должно быть понятно, что диоды 18 на фиг.10 составляют только эквивалентную модель функции выпрямления средства электрода в пересечении между электродами 11, 12.

Приложение к функциональным элементам на пересечении х, y электродов 11,12 в матрице электродов на фиг.10 электрического напряжения или их помещение в электрическое поле приводит к изменению их параметров, в частности удельного сопротивления, емкости или вольтамперных характеристик. В этом случае может быть реализовано пассивное электрически адресуемое ЗУ, с записью в каждом отдельном элементе памяти, причем элемент памяти конечно соответствует средству электрода с функциональным элементом 17, показанным на фиг.8. Также будет возможно использование самого контактного слоя 16 в качестве материала памяти, и тогда запись в местоположении памяти или в битовом пятне, т.е. в отдельной ячейке памяти, может происходить посредством изменения электрических свойств контактного слоя в активном участке в средстве электрода. Например, запись может производиться посредством нарушения проводимости таким образом, чтобы больше не существовало электрического контакта между электродами 11, 12 в элементе памяти. Это может использоваться для реализации постоянного запоминающего устройства (ROM) или запоминающего устройства типа запоминающие устройства с однократной записью и многократным считыванием (WORM). Также память 10 может быть реализована таким образом, чтобы проводимость в контактном слое постепенно уменьшалась. Если это уменьшение происходит дискретно, заданными шагами, то каждый элемент памяти может запоминать несколько битов, и тогда запоминающее устройство на фиг.10 будет способно реализовать хранение в каждой ячейке памяти согласно данному многоуровневому коду. Это может в значительной степени увеличивать плотность хранения. В связи с этим также можно сослаться на вышеупомянутое норвежское патентное описание 972803.

Средство электрода, показанное на фиг.8, в общем случае может использоваться как логическое устройство в устройстве обработки данных согласно настоящему изобретению. Это подразумевает адаптацию функционального элемента 17 в каждом средстве электрода с возможностью его переключения из одного состояния в другое, между несколькими состояниями, и, следовательно, использования для реализации логических элементов или логических сетей. Конечно, такое же условие будет иметь место, если устройство, показанное на фиг.10, должно использоваться для реализации ЗУПВ или запоминающего устройства СТИРАЕМОГО типа. На практике устройство, раскрытое в норвежском патентном описании 973390, может использоваться для реализации запоминающего устройства размером порядка 1 см² и полностью по тонкопленочной технологии. В этом случае размеры отдельных элементов памяти могут быть выбраны настолько малыми, насколько это практически достижимо, с помощью способов структурирования для электродов, контактных слоев и функциональных элементов. В принципе материал в контактном слое может быть изотропным проводящим материалом, но при условии малой толщины контактного слоя и большого расстояния между средствами электрода, т.е. пересечениями между электродами 11, 12 в матрице на фиг.10. Если желательна высокая плотность хранения в запоминающем устройстве, реализованном, как показано на фиг.10, то удлинение средства электрода, показанного на фиг.8, будет незначительным и пересечения в матрице электродов будут размещаться очень близко друг относительно друга. Тогда очевидным преимуществом является использование анизотропного проводящего материала, в частности полимерного материала, в средстве электрода на фиг.8.

Наконец следует упомянуть, что контактный слой также может быть реализован с нелинейными вольтамперными характеристиками и выполнен из полупроводящего органического материала, например полупроводящего полимера. Тогда, имея структуру, показанную на фиг.9, в качестве отправной точки, можно будет реализовать средство электрода на фиг.8 с функцией транзистора. Данное утверждение не будет более подробно комментироваться в дальнейшем, однако будет упомянуто ниже в контексте применения транзисторов, которые могут использоваться для реализации активных компонентов в процессоре и запоминающем модуле в устройстве обработки данных согласно настоящему изобретению. Выше, со ссылкой на фиг.7-10 по существу предполагалось, что приведенное на них средство должно использоваться для реализации функций хранения информации, которые реализуются как блоки памяти в запоминающем модуле. Как уже упоминалось, они могли использоваться для реализации логических устройств, если логический материал или активный материал, используемый между электродами, может переключаться обратимо. Дальнейшее описание формирования средства, показанного на фиг. 7-10, опускается, поскольку частично оно известно специалистам, а частично раскрывается в вышеупомянутом норвежском патентом описании и ссылках, цитируемых в нем.

В дальнейшем будут описаны транзисторы, в частности полевые транзисторы (FET), которые могут использоваться в качестве активных компонентов в процессорном модуле и/или в запоминающем модуле в устройстве обработки данных согласно настоящему изобретению и в более широком смысле могут использоваться для реализации процессоров и интерфейсов, использующихся в устройстве обработки данных согласно настоящему изобретению. Если первый слой процессора выполняется смежным с кремниевой подложкой, то слой процессора может быть реализован с устройствами в виде интегральных схем и затем в виде как монолитных интегральных схем, так и гибридных интегральных схем. Полевые транзисторы, основанные на аморфных неорганических полупроводниках и реализованные по тонкопленочной технологии, например, могут быть интегрированы в известных монолитных решениях по существу по технологии на основе кремния. Пример варианта выполнения тонкопленочных транзисторов с активным полупроводниковым материалом в виде аморфного слоя Si:H толщиной 10 нм показан на фиг. 11 (D.B. Thomasson и соавт., IEEE El. Dev. Lett., p.117, vol.18, March 1997). Электрод 21 затвора, который может быть металлическим, обеспечивается на подложке 20. Над электродом затвора формируется изолирующий слой 24 в виде нитрида кремния (SiN), а над ним предусматривается активный полупроводящий материал в виде слоя аморфного Si:H толщиной 10 нм. Электроды 22 стока и истока соответственно обеспечиваются взаимно разделенными на активном полупроводниковом материале 23. Они выполнены из металла, отличного от того, который использовался в электроде 23 затвора. Использование слоя Р процессора, сформированного непосредственно на подложке S или смежно с интерфейсом 3 процессора, выполненным на подложке S, позволяет, как уже упоминалось, реализовать оба слоя целиком по известной полупроводниковой технологии, в виде либо монолитных, либо гибридных интегральных схем, и, если дополнительные вышележащие слои процессора и памяти полностью реализуются по технологии, основанной по существу на органических материалах, то получается гибридное решение для устройства обработки данных согласно настоящему изобретению.

Равным образом все основные слои, которые являются слоями процессора, слоями памяти и слоями интерфейса, могут быть полностью реализованы по органической тонкопленочной технологии. В связи с этим представляется удобным использовать органический тонкопленочный транзистор, показанный на фиг.12 (A. Dodabalapur и соавт. , Appl. Phys. Lett. pp.4227-29, vol.69, December 1996). Здесь используется активный полупроводниковый материал в виде аморфного органического соединения, например полимерных или ароматических молекул. Электрод 21 затвора формируется на подложке 20, а над электродом затвора предусмотрен изолятор 24, который также будет выполнен посредством нанесения оксидного покрытия на поверхность электрода затвора, например, реализованного посредством оксидирования материала в поверхности электрода. Электроды 22 стока и истока формируются над слоем изолятора 24 и пространственно отделяются друг от друга, а над электродами стока и истока формируется слой 23 из активного органического полупроводникового материала, который покрывает также открытую часть изолятора 24 затвора. Органический полупроводниковый материал может быть сопряженным полимером или ароматическими молекулами.

Полевые транзисторы, реализованные по тонкопленочным технологиям, как показано на фиг.11 и 12, имеют малые размеры в вертикальном направлении и, следовательно, могут использоваться в очень тонких слоях, из которых предположительно создаются процессорный модуль и модуль памяти в устройстве обработки данных согласно настоящему изобретению. Однако полевые транзисторы, показанные на фиг.11 и 12, реализуются в горизонтальной геометрии и, следовательно, займут относительно большую горизонтальную поверхность в слое. Более крупные устройства в слоях могут быть получены при использовании активных компонентов в виде полевых транзисторов с вертикальной геометрией, реализованных по тонкопленочной технологии и на основе органических материалов.

Полевой транзистор этого вида раскрывается в норвежском патентном описании 980224. На подложке 20 формируется пленка 22 из проводящего материала, который составляет первый электрод в транзисторе. Над пленкой предусмотрен изолирующий материал, который составляет первый изолятор 25, и над ним формируют дополнительный проводящий материал, который составляет второй электрод 21 транзистора. На указанном втором электроде 21 формируют изолирующий материал 25, который формирует второй изолятор в транзисторе, и над вторым изолятором формируется пленка 22′ из проводящего материала, которая выполняет функции третьего электрода транзистора. Реализованные как электроды полевого транзистора, первый и третий электроды 22, 22′ составляют соответственно электрод стока и электрод истока транзистора или наоборот. Второй электрод 21 составляет электрод затвора. И второй и третий электроды 21, 22′ и изоляторы 25 формируются на первом электроде 22 таким образом, что они располагаются над ним и подложкой 20 и образуют вертикальную ступеньку, протяженность которой обозначается номером позиции 26 на фиг.13. Таким образом структура, образованная вторым или третьим электродом 21 и 22′ и изоляторами 25, покрывает только часть подложки 20, и горизонтальная протяженность слоев, которые образуют вертикальную ступеньку 26 на первом электроде 22 или подложке, может быть реализована по тонкопленочной технологии и может быть выполнена очень малой, порядка десяти нанометров. Над открытой поверхностью электрода 25 затвора, который включен в вертикальную ступеньку 26, предусмотрен изолирующий материал 24, который формирует изолятор затвора полевого транзистора. Над верхней частью третьего электрода 22′, который может быть, например, электродом истока транзистора, над вертикальной ступенькой 6 и до первого электрода 22, который может быть электродом стока транзистора, формируют слой 23 из активного полупроводящего материала, который может быть аморфным, поликристаллическим или микрокристаллическим, неорганическим или органическим полупроводящим материалом.

Электрод 25 затвора изолируется от активного полупроводящего материала 23 изолятором 24 затвора с возможностью предотвращения инжекции заряда. По существу вертикальный канал 23′ транзистора задается в активном полупроводящем материале 23 и простирается между электродами истока и стока 22, 22′ и по существу смежно с вертикальной ступенькой 26, как показано на фигуре. Не важно, должен ли первый электрод 22 и третий электрод 22′ соответственно быть электродом стока или электродом истока. Эффект транзистора будет создаваться либо режимом объединения, либо режимом обогащения в зависимости от потенциала затвора. В отношении изготовления указанного полевого транзистора по тонкопленочной технологии должна быть сделана ссылка на цитируемое патентное описание. Полевой транзистор, реализованный по тонкопленочной технологии, будет в вертикальном направлении иметь размер, который полностью совместим с толщиной слоя процессора или слоя памяти, реализованных по тонкопленочной технологии для использования в устройстве обработки данных согласно настоящему изобретению, но должен иметь гораздо меньшую горизонтальную протяженность, чем, например, тонкопленочный транзистор, показанный на фиг.12, и, следовательно, должен обеспечивать более высокую плотность приборов в рассматриваемом слое. Еще один полевой транзистор с МДП (металл-диэлектрик-полупроводник, MIS) структурой, реализованной по тонкопленочной технологии, раскрывается в патенте США 5347144 (Gamier и другие), принадлежащем заявителю. Раскрытый в нем полевой МДП транзистор (MISFET), реализованный по тонкопленочной технологии, может использоваться как переключатель или усилитель в устройстве хранения данных согласно настоящему изобретению. Данный транзистор имеет тонкий полупроводящий слой между электродом истока и электродом стока. Полупроводниковый слой контактирует с поверхностью тонкой пленки изолирующего материала, который своей другой поверхностью контактирует с проводящим электродом затвора. Сам полупроводящий материал содержит по меньшей мере одно сопряженное органическое соединение с определенным молекулярным весом. Тонкая пленка изолирующего материала выполняется из изолирующего органического полимера, который может иметь диэлектрическую постоянную, составляющую по меньшей мере 5.

При обращении к устройству согласно фиг.11, 12 и 13 представляется очевидным, что отдельные, специфическим образом упомянутые слои в действительности будут подслоями, когда указанное устройство включается в слой Р процессора или в слой М памяти в устройстве обработки данных согласно настоящему изобретению.

Кроме того, также были предложены и описаны другие активные полупроводниковые компоненты, в которых полупроводники основаны на органических полимерах или олигомерах. Таким образом, в общем случае будет не трудно реализовать устройство обработки данных согласно настоящему изобретению с устройствами, полностью формируемыми из по существу органического материала, как в процессорном модуле, так и в запоминающем модуле.

В случае настоящего изобретения может быть особенно привлекательным использование органических материалов, электрические свойства которых могут изменяться под действием электромагнитного излучения, излучения частиц или электрических полей. Особенно привлекательным для настоящего изобретения представляется создание отдельных основных слоев из одного или более подслоев или таких материалов, которые либо до, либо после соединения в один или более основных слоев обрабатываются с применением электромагнитного излучения с данными характеристиками интенсивности или частоты, так что отдельные подслои, которые включаются в основной слой Р, М, МР, получают таким образом желательные электрические свойства в выбранных областях, например, посредством направленного излучения, пространственно модулируемого через маску или пространственный оптический модулятор. Следовательно, процесс такого типа будет в принципе схож с процессом, использующим фотолитографическую обработку по обычной полупроводниковой технологии.

В настоящем изобретении отдельный основной слой, будь то слой Р процессора или слой М памяти, может быть создан подслоями, которые должны обеспечиваться различными свойствами прежде, чем они соединятся в основной слой. Например, в блоке памяти материал памяти может быть обеспечен в центральном подслое и окружен отдельными слоями электрода, и между отдельными подслоями могут формироваться отдельные изолирующие слои, например, как это видно на фиг.7ж. Соответственно, например, активный прибор типа транзистора, изображенного на фиг. 12, может быть создан посредством нанесения подслоев 20, 21, 22, 23 с определенными свойствами. Однако, возможно, что структура транзистора, подобная структуре на фиг.12, может быть реализована в одном и том же органическом материале, поскольку отдельные подслои перед соединением обрабатываются отдельно, например, посредством облучения светом так, что каждый из структурированных или неструктурированных подслоев получает желательное электрическое свойство, что позволяет подойти к реализации полевого транзистора по тонкопленочной технологии. Следует упомянуть, что первый подслой должен быть изолятором, второй подслой – проводником, третий подслой – полупроводником, четвертый подслой – изолятором и, наконец, пятый подслой – снова электрическим проводником. Для использования в настоящем изобретении, касается ли это модуля памяти или процессорного модуля, также желательно использовать активные приборы, например, упомянутые транзисторы, полностью реализованные в органическом материале, например полимерах. Аналогично представляет интерес создание интегральных схем, полностью реализованных в виде тонкопленочных полимеров. Как уже упоминалось выше, Gamier и соавторы разработали и запатентовали полевые МДП транзисторы, которые по существу полностью реализованы по полимерной технологии. В общем случае представляет интерес обеспечить возможность реализовать органические полевые транзисторы по тонкопленочной технологии, которая одновременно обеспечивает возможность интеграции приборов.

Например, полевой МДП транзистор (MISFET), полностью реализованный в полимере с использованием полимерных материалов, которые обеспечиваются желательными электрическими свойствами посредством экспонирования УФ излучением, раскрывается в публикации “Polymeric Integrated Circuits and Light Emitting Diodes” by D.M. de Leeuw & al., IEDM, pp.331-336 (1997).

Чтобы изготавливать интегральные схемы полностью из полимера, используется фотохимическое структурирование легированных электропроводящих полианилиновых пленок (тонкие пленки PANI). Они растворяются в подходящем растворителе, и к раствору добавляется фотоинициатор, после чего раствор наносится на подходящую подложку типа полиимидной пленки. При последующем экспонировании полианилиновой пленки крайним УФ излучением через маску, первоначально проводящий полианилин, на экспонированных участках преобразуется в непроводящую светло-изумрудную форму. Соответственно, исходным здесь является полимерный проводящий материал, у которого поверхностное сопротивление первоначально составляет 1 КОм/квадрат, но который после экспозиции имеет поверхностное сопротивление более чем 10¹³ Ом/квадрат.

Таким образом, диэлектрические структуры могут создаваться также в виде проводящей матрицы. Кроме того, тонкие пленки этого типа не должны становиться планарными после экспозиции.

Фиг.14 изображает полевой МДП транзистор согласно D.M. De Leeuw и соавт. Здесь легированный полианилин наносится в виде тонкой пленки 22 на полиимидную подложку 20. После экспонирования УФ излучением через подходящую маску изолирующие структуры 25 формируются в другой проводящей полианилиновой пленке 23. По-прежнему проводящие участки 22 в полианилиновой пленке определяют соответственно электрод истока и стока в полевом МДП транзисторе. Полианилиновая пленка 25 должна быть не толще 200 нм и сопоставима с толщиной полиимидной подложки 20. Над полианилиновой пленкой 22 наносится дополнительный слой 23 в виде политиениленвинилена или PTV, который является органическим полупроводящим материалом. Слой 23 политиениленвинилена обычно имеет толщину 50 нм и может наноситься известными технологиями нанесения пленок. Полупроводящая политиениленвиниленовая пленка по существу определяет электрические параметры полевого МДП транзистора, показанного на фиг.14. Над слоем политиениленвинилена далее наносится слой 24 из поливинилфенола (PVP) толщиной 250 нм, например, посредством покрытия методом центрифугирования. Указанный слой 24 поливинилфенола образует изолятор затвора полевого транзистора и является непрозрачным для УФ излучения и видимого света. Другая полианилиновая пленка 21 наносится поверх слоя 24 поливинилфенола и снова структурируется посредством облучения ультрафиолетовым светом с формированием изолирующей структуры, показанной на фиг.14. Участок 21 по-прежнему является электропроводящим и образует электрод затвора структуры полевого МДП транзистора.

Если несколько таких транзисторов должны быть объединены в интегральные схемы, то должны использоваться вертикальные токовые соединения между, например, электродами истока и стока в одном транзисторе и электродом затвора в другом транзисторе. Вертикальные токовые дорожки этого типа могли бы быть реализованы механически, но гораздо более привлекательно использование способа, который предложен в норвежском патентном описании 980385. В нем приведен способ для создания электропроводящих и полупроводящих структур в месте нахождения в первоначально непроводящем или диэлектрическом материале, который предлагает ряд преимуществ в технологии изготовления. Такие структуры могут использоваться для реализации горизонтальных и вертикальных токовых дорожек в тонких пленках, например, для исполнения различных тонкопленочных технологий и дополнительно для реализации активных и пассивных приборов с использованием этой же технологии.

Из уровня техники известно, что некоторые органические макромолекулы, полимеры или даже биологические материалы имеют свойство изменять электрические и/или оптические сигналы или управлять ими. Такие материалы в общем случае известны как молекулярные электронные материалы. Пример такого материала раскрыт в публикации “A new material for optical, electrical and electronic thin film memories” авторов Z.Y. Hua and G.R. Chen, Vacuum, vol.43, no. 11, pp. 1019-1023 (1992). Этот материал представляет собой органометаллический комплекс с переносом заряда M(TCNQ)(металл-тетрацианохинондиметан), образованный TCNQ (7,7,8,8-тетрацианохинондиметаном, C₁₂H₄N₄), который функционирует как электронно-акцепторная молекула с различными металлами в качестве доноров электронов. Этот материал может переходить из состояния высокого импеданса в состояние низкого импеданса под действием электрических полей или излучения света и также энергии, поступающей в виде теплоты или электрических полей. Реакция является обратимой, так что комплекс M(TCNQ) может использоваться для реализации бистабильной среды переключения, например материала стираемой памяти. Посредством выбора металла – донора электронов среди различных металлов типа Li, Na, К, Ag, Cu или Fe – получаются модификации комплекса M(TCNQ), которые являются чувствительными к некоторым длинам волн света. В тонких слоях, например толщиной 100-200 нанометров, комплекс M(TCNQ) имеет нелинейные вольтамперные характеристики, т.е. то, что может использоваться для реализации запоминающих устройств ПЗУ (ROM) и ЗУПВ. Для этой цели особенный интерес представляет тот факт, что комплекс M(TCNQ) стабильно и воспроизводимо обеспечивает возможность бистабильного электрического переключения с управлением по току. Например, в электрически адресуемой памяти для представления двоичной единицы может использоваться состояние высокого импеданса, а для представления двоичного 0 – состояние низкого импеданса. Время перехода между двумя состояниями составляет менее 400 нс. Следовательно, такой материал может использоваться для реализации электрически адресуемых блоков памяти такого типа, описанного, например, со ссылкой на фиг.7а-7г.

Однако в случае настоящего изобретения особенно актуально применение материалов, которые позволяют реализовать подслои в устройстве обработки данных согласно настоящему изобретению с четко определенным состоянием и степенью электропроводимости в производственном процессе, до соединения подслоев, согласно требуемой функции, в слои Р процессора или в слои М памяти или комбинацию слоев МР. В дальнейшем такие материалы будут обозначаться как конвертируемые материалы СМ, поскольку конверсия электронных свойств материалов может происходить обратимо или необратимо под действием излучения, включая и фотонное излучение, и излучение частиц, теплоту или электрические поля. Материал может структурироваться посредством пространственной модуляции излучения или электрических полей, поскольку требуемая конверсия электронных свойств будет зависеть от величины поданной энергии или напряженности приложенного поля. Это более подробно описано в вышеупомянутом норвежском патентном описании 980385. В противоположность вышеупомянутой полианилиновой пленке предпочтительно, чтобы материалы первоначально находились в диэлектрическом состоянии или в состоянии электрической непроводимости. Там, где на конвертируемый материал СМ не действуют электрические поля или свет, он сохраняет свои диэлектрические свойства и образует изолятор, в то время как на экспонированных участках в зависимости от степени конверсии могут возникнуть свойства частичной электрической проводимости или полной проводимости. Следовательно, в процессе изготовления в проводящей пленке могут стабильно обеспечиваться участки с определенными степенью и режимом электропроводимости, так что они целенаправленно оказываются электропроводящими и могут использоваться для формирования электродов и токовых дорожек в отдельном подслое, или оказываются полупроводящими и могут использоваться для формирования активного материала диодов и транзисторов. При использовании конвертируемого материала СМ в качестве материала памяти конверсия должна быть обратимой, так что материал СМ образует бистабильный электрический переключатель и делает возможной электрически адресуемую и стираемую память вышеупомянутого типа, как это было упомянуто в отношении ЗУ согласно фиг.7а-7з. Материал СМ обычно представляет собой органический материал, например молекулы, олигомеры и полимеры, который переходит из исходного первого состояния во второе состояние под действием света в определенном частотном диапазоне. Конечно, должно быть понятно, что переход между первым состоянием и вторым состоянием должен характеризоваться изменением степени и режима электрической проводимости.

В качестве примеров материалов, которые могут переходить из изолирующего в проводящее состояние под действием облучения светом, могут быть упомянуты различные сопряженные полимеры, для которых одновременно используется экспонирование подходящей легирующей примеси в виде газообразных или жидких или полифениленвиниленовых (PPV) предшественников, импрегнированных красителями с сильным частотно-избирательным поглощением света, которые при облучении заставляют их превращаться в сопряженный полимер. Далее 2,5-диметоксифениленовая производная полифениленвинилена (DMEO-PPV) может переходить из изолирующего в полупроводниковое состояние посредством реакции удаления образовавшихся пленок полиэлектролита. Затем под действием лазерного излучения будет формироваться полностью сопряженная цепочка. Специалистам известно большое количество таких органических или полимерных материалов, которые также упоминаются в литературе, и здесь опять будет сделана ссылка на вышеупомянутое норвежское патентное описание, а также на цитируемые в нем ссылки, в которых описываются органические тонкопленочные транзисторы. Полупроводящий полифениленвинилен (PPV) может быть образован из предшествующего продукта соли сульфония посредством облучения ионами Ne⁺ с энергией 1000 кЭв.

Фиг. 15 изображает диод с р-n переходом, смещенный в прямом направлении, с проводящими и полупроводящими структурами, созданными способом согласно настоящему изобретению и реализованными по тонкопленочной технологии с четырьмя подслоями SS1-SS6. Слои SS3 и SS4 содержат активный полупроводящий материал, сформированный между электродами 29 в подслоях SS2 и SS5 соответственно. Активный материал 23′ в подслое SS3 представляет собой полупроводник с примесью n-типа, в то время как смежный активный материал 23 в подслое SS4 представляет собой полупроводник с примесью р-типа. Электроды 29 в слоях SS2 и SS5 контактируют посредством горизонтальных электропроводящих структур или проводящих дорожек 27 в слоях SS1 и SS6. Отдельный слой в диодной структуре на фиг. 15 имеет типовую толщину приблизительно 100 нм, таким образом вся структура образует многослойную структуру с толщиной менее 1 мкм. Горизонтальная протяженность участка диодной структуры будет определяться способом создания проводящих и полупроводящих структур, но посредством использования, например, видимого или ультрафиолетового света; ее протяженность может быть получена менее 1 мкм.

Фиг. 16 схематически изображает полевой МОП-транзистор (MOSFET), предназначенный для использования в настоящем изобретении и реализованный полностью с использованием органического материала по тонкопленочной технологии. Электрод 21 затвора формируется в подслое SS1 и соединяется с горизонтальной проводящей структурой, в то время как подслой SS2 формирует изолятор 24 затвора. Активный полупроводящий материал 23 формируется в подслое SS3 и совмещается с электродом 21 затвора. Электроды 22 истока и стока формируются в следующем подслое SS4. Горизонтальные электропроводящие структуры в верхнем слое SS5 входят в контакт с электродами истока и стока 22 соответственно в подслое SS4. Поскольку электроды и токовые дорожки 27 могут иметь одинаковые электрические свойства, то также могли бы быть сформированы горизонтальные электропроводящие структуры в слое SS4, контактирующие с электродами 22, так что структура полевого МОП-транзистора (MOSFET) на фиг.16 должна содержать в целом четыре подслоя SS1-SS4. Тогда каждый подслой будет выполнен на основе электропроводящих, диэлектрических либо полупроводящих структур. Толщина полевого МОП-транзистора (MOSFET) этого типа может составлять 1/2 мкм, в то время как протяженность в горизонтальной плоскости, которая может быть реализована с применением настоящей технологии, будет в пределах от нескольких микрон до менее 1 мкм.

Структура полевого МОП-транзистора (MOSFET) согласно фиг.16 может теперь использоваться в логических элементах, например в логическом инверторе по КМОП технологии, как показано на фиг.17а. Инвертор этого типа формируется посредством параллельного соединения электрода стока и истока полевого МОП-транзистора n-типа (NMOSFET) и полевого МОП-транзистора р-типа (PMOSFET) соответственно. С этой целью создается вертикальная проводящая структура, которая проходит через все подслои SS1-SS11 и соединяет электроды 22′. Выходной сигнал из инвертора передается по указанной проводящей структуре к горизонтальной проводящей структуре 27, на левой стороне фигуры. Электроды 21 затвора полевых МОП-транзисторов (MOSFET) принимают входной сигнал по горизонтальной проводящей структуре 27 в подслое SS6, на правой стороне фигуры. Поскольку электроды 22 затвора находятся под одинаковым потенциалом, они могли бы быть общими для инвертора, показанного на фиг.17б, на которой полевые МОП-транзисторы (MOSFET) изображены реализованными во встречновключенной компоновке. Равным образом вертикальные электропроводящие структуры в подслоях SS1 и SS11 могли бы, как показано на фиг.17б, перемещаться в подслои SS2 и SS10. Тогда структура инвертора фиг.17б могла бы быть сформирована с семью, а не с одиннадцатью подслоями, как показано на фиг.17а. В этом случае толщина всех подслоев будет меньше 1 мкм, обычно они реализуются с толщиной приблизительно 0,7 мкм, в то время как горизонтальная протяженность инвертора будет иметь такие же размеры, как было показано выше при описании структуры полевого МОП-транзистора (MOSFET), изображенного на фиг.16.

Активные компоненты подобно структуре полевого МОП-транзистора (MOSFET), показанной на фиг.16, могут использоваться в настоящем изобретении для формирования интегральных схем, например процессоров, в устройстве обработки данных согласно настоящему изобретению. Такие интегральные схемы формируются посредством укладки подслоев со структурами, которые имеют требуемые электрические свойства и полностью реализуются по органической тонкопленочной технологии. Специфическим образом следующий пример связан с логическим элементом И, реализованным по КМОП технологии, например с использованием структуры транзистора, показанной на фиг.16.

Чтобы облегчить понимание того, каким образом активные приборы типа полевых транзисторов могут быть объединены в многослойных структурах в функциональные приборы, такие как, например, логические элементы, будет сделана ссылка на фиг.18, которая изображает принципиальную схему для логического элемента И, реализованного по комплементарной МОП технологии (КМОП технологии). КМОП логический элемент И реализуется соответственно с полевыми МОП-транзисторами n-типа (NMOSFET) и полевыми МОП-транзисторами р-типа (PMOSFET), с режимом обогащения в качестве переключателей. Два входных сигнала А и В передаются соответственно на электроды затворов Q₁ и Q₂ МОП структуры р-типа и электроды затворов Q₃ и Q₄ МОП структуры n-типа. Если оба входных сигнала А и В переключателя имеют высокий уровень, то выходной сигнал будет низкого уровня. В этом случае Q₃ и Q₄ оба будут в положении вкл. , а переключатели Q₁ и Q₂ МОП структуры р-типа оба будут в положении выкл. , то есть ток отсутствует, и, следовательно, выходной сигнал имеет низкий уровень. Если наоборот, либо входной сигнал А, либо входной сигнал В – низкого уровня, или оба низкого уровня, то соответственно Q₁ и Q₂ МОП-транзистора р-типа будут переключаться в положение вкл., а выходной сигнал будет иметь высокий уровень, поскольку либо один, либо оба из последовательно соединенных электродов Q₃ и Q₄ МОП структуры n-типа находятся в положении выкл. и ток не течет. Как будет показано ниже, устройства Q₁, Q₂, Q₃, Q₄ реализуют логический элемент И-НЕ, и чтобы реализовать логический элемент И, необходимо соединить выход логического элемента И-НЕ с логическим инвертором, который также реализуется по КМОП технологии соответственно с использованием переключателя Q₂ МОП структуры р-типа и переключателя Q₆ МОП структуры n-типа, соединенных параллельно. В результате получается известный КМОП инвертор, и если его входной сигнал – сигнал высокого уровня, то его выходной сигнал Х будет инвертированным из входного сигнала и, следовательно, будет сигналом низкого уровня. Наоборот, входной сигнал низкого уровня будет инвертироваться в выходной сигнал высокого уровня Х, что соответствует тому, что оба входных сигнала А и В, поступающих в логический элемент И-НЕ, являются сигналами высокого уровня. То есть представляется очевидным, что схемы, показанные на фиг.18, реализуют логический элемент И, и что соответственно логические элементы ИЛИ и НЕ могут быть реализованы с любым числом входов. Однако в принципе все булевские функции могут быть реализованы с комбинациями логических элементов одного типа и одного или более инверторов, реализованных по КМОП технологии, например, с использованием структуры транзистора, показанной на фиг.16.

Чисто практически логический элемент И может быть исполнен по тонкопленочной технологии, как показано на фиг.19а-19г, и с использованием структур полевого МОП-транзистора (MOSFET), соответствующих показанным на фиг.7. Фиг. 19а-19г изображают логический элемент И, реализованный полностью по тонкопленочной технологии и с активными и пассивными приборами, формируемыми в четырех подслоях SS1, SS3-SS5. Первый подслой SS1 (фиг.19а) содержит электроды g₁-g₆ затвора, для которых нижние индексы соответствуют нижним индексам для электродов затвора Q₁-Q₆ полевого МОП-транзистора (MOSFET) на фиг.18. Входные сигналы А и В передаются соответственно на электроды g₁, g₃ и g₂, g₄ затворов, а также через горизонтальные проводящие структуры или токовые дорожки 27. Соответственно электроды ₅, g₆ в инверторе соединяются с горизонтальной токовой дорожкой 27. Вертикальная электропроводящая структура обозначена номером позиции 28, причем символ показывает, что эта структура протягивается в вертикальном направлении из подслоя SS1. На фиг.19б символы и аналогично показывают, что вертикальная проводящая структура в слое SS3 проходит вертикально через указанный слой и с обеих его сторон. Вертикальный слой SS3 содержит участки с активными полупроводниковыми материалами b₁-b₆, которые присваиваются и совмещаются с соответствующими электродами g₁-g₆ затвора в слое SS1. Следует отметить, что слой SS2, кроме вертикальной проводящей структуры 28, которая также проходит через этот подслой с обеих его сторон, состоит исключительно из диэлектрического материала, который образует общий изолятор затвора для электродов затвора Q₁-Q₆ полевых МОП-транзисторов (MOSFET), которые реализуют логический элемент И. Слой SS2 расположен между SS1 и SS3, но не был показан на фигуре. Слой SS4 (фиг.19в) обеспечивается над слоем SS3 и смежно с ним и содержит соответственно электроды истока s₁-s₆ и электроды стока b₁-b₆ для соответствующих электродов затвора Q₁-Q₆ полевых МОП-транзисторов (MOSFET). Активный полупроводниковый материал d₁-d₆, который расположен в слое SS3, обозначен штриховыми линиями. Вертикальная токовая дорожка 28 также проходит через слой SS4 и по обеим его сторонам контактирует с горизонтальной токовой дорожкой 27 в подслое SS5, как показано на фиг.14г. Эта горизонтальная токовая дорожка 27г соответствует соединению между электродами d₂ и d₃ стока для соответствующих электродов Q₂, Q₃ затвора полевых МОП-транзисторов (MOSFET) и также дополнительно соединяется с электродом d₁ стока на Q₁. Другая горизонтальная токовая дорожка 27 реализует последовательное соединение между электродом S₁ истока на Q₃ и электродом d₄ стока на Q₄. Электроды s₄-s₆ истока заземляются на горизонтальных проводящих структурах, в то время как горизонтальная проводящая структура 27, наиболее удаленная вправо в слое SS5, запитывается напряжением V_dd и соединяется с электродами s₁, s₂, s₅ истока соответственно на электродах затвора Q₁, Q₂ и Q₃. Дополнительная горизонтальная токовая дорожка 27, наиболее высокая на фиг.19г, образует параллельное соединение между электродами d₅, d₆ стока на Q₅, Q₆ и выходным проводом, обозначенным X. Инвертированный выходной сигнал Х из логического элемента И-НЕ, состоящего из Q₁, Q₂, Q₃, Q₄, передается по вертикальной токовой дорожке 28. На фиг.20 схематически изображены слои на фиг.19 в уложенной конфигурации, причем здесь включен слой SS2 с изолятором. Однако для большей ясности, укладка показана разделенной на отдельные подслои SS1-SS5, но с корректным совмещением, и траектория вертикальной токовой дорожки 28 через все подслои обозначена пунктирной линией. Вместе со слоем SS1-SS5 электрода затвора, сформированным на нижележащем, не показанном диэлектрическом слое, вся структура И, показанная на фиг. 11, может иметь толщину 0,75 мкм и площадь приблизительно 100 мкм² (128 мкм²). Следовательно, объем структуры будет равен приблизительно 75 мкм³. При традиционном пространственном разрешении это подразумевает, что приблизительно 10 000 логических элементов этого вида могут быть реализованы на площади 1 мм² и с толщиной значительно ниже 1 мкм. Соответственно масштабированная длина токовых дорожек 27, 28 в совокупности будет 60 мкм.

Уменьшение длины токовой дорожки и значительное упрощение структуры логического элемента И может быть достигнуто посредством упаковки структур полевого МОП-транзистора (MOSFET) вертикально, как показано на фиг.21. В этом случае повторно используются те же номера позиций, что и на фиг.19 и 20, что позволяет увидеть, что вертикальная структура логического элемента И использует тот факт, что электроды g₁ и g₃ затвора транзисторов Q₁, Q₃ находятся под одним и тем же общим потенциалом, электроды g₂ и g₄ затвора на Q₂, Q₄ – под другим общим потенциалом, а электроды g₅ и g₆ затвора на Q₅, Q₆ – под третьим общим потенциалом. Следовательно, транзисторы Q₁-Q₆ используются в попарно и встречновключенной конфигурации посредством общих электродов g₁, g₃; g₂, g₄; g₅, g₆ затвора для соответствующих структур Q₁, Q₃; Q₂, Q₄; Q₅, Q₆ полевого МОП-транзистора (MOSFET). Каждая из попарносоединенных структур полевого МОП-транзистора (MOSFET) формируется на изолирующем слое, который на фиг. 21 помещается ниже Q₃, между Q₁ и Q₄ и между Q₂ и Q₅ в каждой из структур полевого МОП-транзистора. Электроды g затвора также изолируются от активного полупроводникового материала посредством явно не обозначенных изолирующих слоев, которые содержат соответствующие изоляторы затвора. Теперь горизонтальные токовые дорожки на фиг.19 и 20 по существу заменяются вертикальными токовыми дорожками, которые проводятся через слои и обеспечивают такое же соединение, как показано в эквивалентной схеме на фиг.18. В частности, изображена токовая дорожка 28, которая также реализуется вертикально в конфигурации на фиг.20, и, как будет видно, также соединяет электроды g₅, g₆ затвора на Q₅, Q₆ с соединением между электродами d₂, d₃ стока на Q₂, Q₃ и электродом d₁ стока на Q₁.

Вертикальная структура логического элемента И на фиг.21а, включая подложку 1, создается в целом из 30 подслоев, из которых шесть относительно толстых изолирующих слоев образуют изоляторы затворов, и соответственно три толстых изолирующих слоя изолируют спаренные комбинации структур полевого МОП-транзистора между собой. Следовательно, при размерах, согласно фиг.20, конфигурация слоев в укладке, согласно фиг.21, будет иметь толщину приблизительно 3,6 мкм и будет обеспечена на площади 16 мкм. Также в этом случае токовые дорожки электродов s, d истока и стока могли бы быть сформированы в том же слое, который показан на фиг.21б, и таким образом полный объем конфигурации на фиг.21б составит приблизительно 50 мкм³, т.е. объем сокращается на 1/3 относительно конфигурации на фиг.20. Наиболее важным, однако, является то, что токовые дорожки, которые в конфигурации на фиг.20, исходя из указанных размеров, будут иметь длину приблизительно 50 мкм, в оптимальном варианте выполнения в конфигурации на фиг.21а, 21б могут быть существенно меньше 20 мкм, что подразумевает уменьшение существенно большее, чем на 60%. В связи с этим, в частности, следует иметь в виду, что фиг.21а, 21б являются схематическими и что вертикальные токовые дорожки искусственно взаимно смещены в горизонтальной плоскости для лучшей наглядности. Однако они могут лежать в одной плоскости, параллельно одной из боковых поверхностей структуры.

В рамках современной тонкопленочной технологии и с использованием вышеупомянутых технологий для создания электропроводящих и полупроводящих структур в тонких пленках посредством облучения конвертируемых органических материалов можно существенно сократить линейные размеры в горизонтальном направлении так, что плотность компонентов может увеличиться по меньшей мере на порядок. Это подразумевает, что конфигурация на фиг.20 может реализовать приблизительно 10⁵ логических элементов, типа элементов, показанных ранее на площади 1 мм² и с толщиной слоя существенно ниже 1 мкм, в то время как конфигурация на фиг.21а, 21б могла бы реализовать приблизительно 610⁵ логических элементов на такой же площади с несколько лучшими конструктивными параметрами, так что увеличение плотности приборов становится приблизительно 30% от плотности приборов конфигурации на фиг.20. Совершенствование схем путем варьирования плотности компонентов этого вида не предполагает, как уже упоминалось выше, ничего кроме улучшения поверхностной плотности на порядок, что, вероятно, не является пределом, поскольку при дискретизации с шагом порядка 0,2 мкм, что представляется достижимым с учетом современной технологии, будет возможно увеличить поверхностную плотность на два порядка и, следовательно, можно будет обеспечить 10⁶ логических элементов в слое площадью 1 мм² с толщиной приблизительно 0,5 мкм.

Устройство обработки данных согласно настоящему изобретению будет предпочтительно строиться в виде уложенных слоев на кристаллической полупроводниковой подложке, например кремниевой, и с последующим за ней слоем, реализованным по совместимой неорганической полупроводниковой технологии. Указанный первый слой в предпочтительном варианте может быть слоем Р процессора или составлять интерфейс процессора или комбинацию слоя процессора и интерфейса процессора, поскольку последний может способствовать управляемой или динамической связности многопроцессорных сетей, реализованных по другой, например, органической технологии, и обеспечиваться в слоях Р процессора или объединенных слоях процессора и памяти, уложенных над нижним слоем, который формируется по известной неорганической полупроводниковой технологии. Таким образом, получается гибрид неорганического/органического выполнения, архитектура которого обеспечивает возможность создания быстродействующих схем процессора, объединенных с дополнительными процессорами и блоками памяти, основанными на аморфных и поликристаллических материалах, формируемых в уложенных слоях над неорганическим полупроводниковым слоем. Таким образом, устройство обработки данных в целом будет выглядеть как гибрид, аккумулируя известные полупроводниковые технологии, например, основанные на кремниевой, но также, возможно, на технологии арсенида галлия, и, кроме того, с дополнительным использованием органических материалов и технологии для создания соответственно слоев процессора и памяти Р, М, МР в таких материалах, с использованием по сути известных способов для нанесения, структурирования и физико-химической обработки. Важный признак данного гибридного варианта выполнения состоит в том, что, например, кремниевые схемы в подложке могут быть изготовлены на стандартных производственных линиях для кремниевой технологии без опасности загрязнения органическими материалами. Слои, выполненные из органических материалов, могут применяться на последующих этапах процесса в специализированных производственных линиях.

Хотя согласно настоящему изобретению предпочтительно формировать соединения между слоями, источниками тока и токовыми дорожками с использованием методики фотопреобразования, т.е. создания проводящих горизонтальных и вертикальных структур в априорно органическом диэлектрическом материале слоя, электрические соединения могут быть также сформированы более традиционными способами, например, посредством литографических или механических технологий, включая травление, перфорацию и т.д.

В терминах технологии изготовления как в гибридном неорганическом/органическом варианте воплощения, так и в полностью органическом варианте воплощения, слои, формируемые из органического материала, могут наноситься в уложенной конфигурации после завершения операций, требуемых для создания проводящих и полупроводящих структур. Например, отдельные слои и подслои могут создаваться посредством обработки, например, для фотопреобразования тонких пленок, в непрерывной линии, после чего слои ламинируются совместно для формирования уложенной структуры, фотопреобразование может также происходить в уже уложенных, необработанных слоях, но это предполагает, что укладка содержит слои, материал каждого из которых является спектрально-избирательным, так что они претерпевают преобразование под действием света только посредством использования излучения в диапазоне длин волны, характерном для отдельного слоя и изменяющемся от слоя к слою. В этом случае фотопреобразование должно начинаться с самого нижнего слоя в укладке. Однако подобный способ будет ограничивать число слоев, которые могут быть уложены.

Если обработка слоев происходит отдельно в непрерывных производственных линиях, где каждый слой или подслой на различных этапах линии проходит различные процедуры обработки, то подслои могут объединяться в основные слои, а основные слои – в уложенную структуру в максимально возможном количестве. Использование органических материалов в слоях и процессах фотопреобразования обеспечивает возможность намного более простого и более дешевого изготовления, чем в случае современной неорганической полупроводниковой технологии. Использование катушечной обработки позволяет осуществлять производство в больших объемах и с высокой скоростью и без существенных размерных ограничений. Однако при соединении отдельных подслоев в основные слои и основных слоев в уложенную конфигурацию помимо прочего будет критическим совмещение между слоями, гарантирующее взаимное совмещение вертикальных проводящих структур в отдельных слоях, а также совмещение, например, электродов активных полупроводниковых материалов в активных полупроводниковых приборах. Требование точности совмещения могло бы задаваться шагами, которые осуществимы при изготовлении проводящих и полупроводящих структур, но может также практически решаться с использованием, например, интерферометрических способов или с использованием механической или электрической нанотехнологии. Однако промышленные способы, используемые для реализации устройства обработки данных согласно настоящему изобретению, выходят за рамки изобретения, но некоторые актуальные технологии описаны в патентных публикациях и литературных ссылках, цитируемых в описании, и рассматриваемых в качестве ссылок.

Устройство обработки данных согласно настоящему изобретению полностью устраняет недостатки, вызванные тем, что все функциональные модули, которые содержат активные компоненты, должны иметь возможность доступа к подложке. Это может свести на нет возможности, открывающиеся перед проектировщиком, и, следовательно, устройство обработки данных согласно настоящему изобретению будет способно реализовать радикально новые решения для обработки данных с повышенной эффективностью.

Таким образом, устройство обработки данных согласно настоящему изобретению в принципе является неограниченно масштабируемым на первом уровне функциональной иерархии, поскольку в принципе не существует ограничения числа используемых слоев процессора и памяти Р, М или их комбинаций МР. На втором уровне функциональной иерархии масштабируемость не ограничивается до одинаковой степени, поскольку устройство обработки данных может быть реализовано с требуемым количеством процессоров, в то время как использование слоев в уложенной конфигурации и вертикальных электропроводящих структур делает возможной оптимальную топологию взаимного соединения для сети процессоров, которые должны работать параллельно. Соответственно второй уровень функциональной иерархии также обеспечивает неограниченную масштабируемость для различных типов памяти, которые включаются в запоминающий модуль, и в принципе разница между запоминающими устройствами ЗУПВ и ЗУ большой емкости будет зависеть только от того, как происходит адресация, поскольку предпочтительно, чтобы каждое ЗУПВ присваивалось специализированному процессору для оптимизации доступа данных и их передачи к центральным процессорным модулям. Использование вертикальных токовых дорожек также будет обеспечивать оптимально короткие пути сигнала и проблемы, связанные с временем ожидания, присущие устройствам из уровня техники, будут по существу устранены. Наконец, устройство обработки данных на третьем уровне функциональной иерархии должно обеспечить возможность оптимальной конфигурации отдельного модуля памяти или процессора посредством использования вертикальных структур, используются ли они для формирования архитектур либо процессора, либо памяти. В частности, и второй и третий уровни функциональной иерархии предлагают возможность для масштабируемой обработки, либо на втором уровне с использованием процессоров, которые работают параллельно и соединяются с оптимальной взаимосвязанностью в сеть, что обеспечивает возможность реализации общего процессора в трех измерениях, либо используя масштабируемую архитектуру в отдельном процессоре, например, посредством “суперконвейерной обработки” в конвейерных процессорах, или посредством использования параллельных архитектур, основанных на дублировании с в принципе неограниченным масштабированием и оптимальной взаимосвязанностью. В частности, устройство обработки данных согласно настоящему изобретению упрощает использование расположенных в виде чередующихся слоев блоков памяти, т.е. слоев М памяти, расположенных чередующимися слоями между слоями Р процессора, или объединенных слоев памяти и процессора МР с результирующим уменьшением времени ожидания и увеличенной производительностью. Это подразумевает, что устройство обработки данных согласно настоящему изобретению открывает уникальные возможности для реализации всех видов архитектур “много инструкций – много потоков данных” (MIMD), которые являются компьютерными архитектурами, использующими обработку “много инструкций – много потоков данных” (MIMD).

Ниже будет показано, каким образом устройство обработки данных согласно настоящему изобретению может использоваться для реализации масштабируемых архитектур “много инструкций – много потоков данных” (MIMD), и каким образом концепция интеллектуального ЗУПВ (IRAM, ИЗУПВ) может использоваться для уменьшения допустимого разброса и скрытия времени ожидания и времени простоя, которые могут появляться в масштабируемом устройстве обработки данных.

Как уже упоминалось выше, в основном масштабируемость доступна также на третьем уровне функциональной иерархии, которая осуществляет специфические архитектуры процессора или памяти. Что касается модуля памяти в устройстве обработки данных согласно настоящему изобретению, нет характерной разницы между отдельными типами памяти, поскольку они физически основаны на одном и том же принципе. Конфигурация блоков памяти в модуле памяти на втором уровне функциональной иерархии будет определяющей относительно того, исполнены ли соответствующие блоки памяти как ЗУПВ или как ЗУ большой емкости. Следовательно, разница между ЗУПВ и ЗУ большой емкости будет заключаться в используемых масштабе и режиме адресации. В принципе запоминающее устройство ЗУПВ может быть выполнено неограниченно большим, и в типовом случае в устройстве обработки данных согласно настоящему изобретению будет использоваться ЗУПВ, которое отдельно будет хранить от 100 Мбайт до 1 Гбайт информации. Запоминающие устройства ЗУПВ такого объема подразумевают, что доступ и адресация данных, хранимых в ЗУПВ, потребуют большую часть пропускной способности процессора, и с обычной длительностью времени доступа уже на этой стадии возникнут проблемы времени ожидания. При создании каждого ЗУПВ в устройстве обработки данных со специализированным процессором для доступа и поиска данных процессоры, которые формируют центральные процессоры или ЦП в процессорном модуле, могут быть реализованы только для задач обработки данных и использоваться исключительно для выполнения операций инструкций. Схема такого типа реализует концепцию интеллектуального ЗУПВ (IRAM, ИЗУПВ), которое будет обсуждаться более подробно далее.

Архитектура процессоров, в дальнейшем обозначаемых как ЦП, в процессорном модуле находится за рамками настоящего изобретения, но должно быть понятно, что устройство обработки данных на третьем уровне функциональной иерархии может реализовать большинство известных видов центральных процессоров, включая центральные процессоры, основанные на параллельных архитектурах. В частности, для целей настоящего изобретения может быть целесообразным объединить параллелизм данных и функциональный параллелизм, например, посредством использования процессоров, которые используют векторную архитектуру для параллелизма данных, в то время как функциональный параллелизм одновременно реализуется посредством конвейерной архитектуры. Схематически это изображено на фиг.22, которая одновременно иллюстрирует концепцию параллелизма посредством дублирования. На ней изображен ряд конвейеров PL1, PL2,…, PL_m, каждый из которых составлен из исполняющих модулей EU1, EU2,…. Различные наборы входных данных D_in передаются в каждый отдельный конвейер и обрабатываются согласно специфическим инструкциям I1, I2,… в соответствующих модулях EU1, EU2, … исполнения на каждом этапе в рассматриваемом конвейере PL, который выводит набор выходных данных D_out. Наборы входных данных загружаются последовательно, так что после выполнения инструкции I1 в модуле EU1 выполнения первого каскада в конвейере PL набор данных далее переходит в следующий модуль EU2 выполнения, который работает согласно инструкции I2, и т.д. Одновременно новые наборы данных подаются последовательно в каждый отдельный конвейер PL, который таким образом выполняет операции обработки данных и мало чем отличается от производственного процесса, основанного на технологии сборочной линии. Процессор содержит большое количество конвейеров PL, работающих параллельно. Это дает новую концепцию параллелизма, а именно дублирование. В этом случае параллелизм также достигается посредством дублирования функциональных модулей, а именно конвейеров PL, которые представлены в большом количестве и работают параллельно. В связи с этим следует отметить, что важно избежать времени ожидания, например, обусловленного недостатком параллелизма между функциональными модулями в этих случаях конвейера, и, кроме того, из-за времени ожидания, которое возникает при обработке инструкций, которые являются так называемыми RAW зависящими (зависящими от считывания после записи). Этот вид времени ожидания всегда присутствует и, следовательно, быстродействие обработки будет получено посредством массивного параллелизма в виде дублирования. Наконец, следует отметить, что с логической точки зрения будут присутствовать различные типы конвейеров, например, для операций над целыми числами или числами с плавающей запятой, или для выполнения доступа к памяти и хранения. В зависимости от логического типа конвейера число каскадов в рассматриваемом конвейере должно изменяться, и, например, конвейеры для обработки целочисленных инструкций или логических инструкций обычно будут содержать от четырех до шести каскадов, в то время как конвейер для исполнения операций над числами с плавающей запятой обычно должен иметь на пару каскадов больше. Также можно упомянуть, что известны многофункциональные конвейеры, в которых все виды инструкций, будь то целочисленные инструкции, инструкции для чисел с плавающей запятой и логические инструкции, обрабатываются в одинаковом физическом конвейере, который, когда он содержит много каскадов и модулей исполнения, то есть 10-15 или более, называется суперконвейером.

Для целей настоящего изобретения актуально то, что типичный вариант воплощения устройства обработки данных обеспечивает возможность реализации микропроцессоров с большим числом конвейеров при дублировании, исполняемом в виде вертикальных структур, то есть каждый конвейер проводится до ряда подслоев в рассматриваемом слое процессора. Отдельные модули EU исполнения внутри каждого конвейера PL могли бы быть сконструированы аналогично по существу вертикальным структурам, например, они могут содержать логические элементы, реализованные аналогично элементам, изображенным на фиг.20.

Реализация различных архитектур процессора, которые могут подходить для использования в настоящем изобретении, как уже упоминалось выше, выходит за рамки изобретения, но следует отметить, что в общем случае на третьем уровне функциональной иерархии существуют почти неограниченные возможности для реализации искомой архитектуры процессора, основана ли она на концепции параллелизма данных или функционального параллелизма или с использованием дублирования и конвейеров в комбинации.

В частности, задача настоящего изобретения заключается в том, чтобы обеспечить возможность реализации параллельной архитектуры на уровне потока или процесса. Это подразумевает, что устройство обработки данных согласно настоящему изобретению реализуется как компьютер типа “много инструкций – много потоков данных” (MIMD). Компьютеры типа “много инструкций – много потоков данных” (MIMD) представляют собой наиболее общий класс параллельных компьютеров, поскольку они допускают автономные операции на наборе данных посредством набора процессоров без какого-либо ограничения характера архитектуры. И параллелизм потока, и параллелизм процесса составляют подклассы функционального параллелизма, и как потоки, так и процессы можно рассматривать как последовательность инструкций. Однако потоки создаются внутри процесса и принадлежат ему. Все потоки, которые создаются внутри процесса, совместно используют ресурсы процесса, в частности базовый адрес. Другими словами, модель потока процесса имеет модель распределения с более тонкой структурой, чем сама модель процесса. В общем случае параллельные компьютеры типа “много инструкций – много потоков данных” (MIMD) рассматриваются как представляющие технологии данных будущего, и этот взгляд постепенно становится преобладающим на этапе с усовершенствованиями в технологии интегральных схем, которая обеспечила возможность создавать микропроцессоры, которые являются относительно простыми, и при низкой цене могут быть объединены в многопроцессорную систему. В последней половине девяностых годов компьютеры типа “много инструкций – много потоков данных” (MIMD) в виде систем с массовым параллелизмом выполнялись с более чем одной тысячей процессоров. Эти системы, как правило, называются масштабируемыми параллельными компьютерами. Устройство обработки данных согласно настоящему изобретению хорошо подходит для реализации масштабируемых параллельных компьютеров типа “много инструкций – много потоков данных” (MIMD) этого вида, поскольку масштабирование может происходить как на первом уровне иерархии, то есть компьютер может быть реализован с большим числом слоев процессора и соответствующим образом масштабированным числом слоев памяти, так и на втором уровне функциональной иерархии, которая делает возможным распределение блоков памяти и процессоров с использованием сетевой топологии, которая обеспечивает оптимальную взаимосвязанность. В этом случае становится необязательным требование реализации процессоров с параллельной архитектурой, например, такого типа, как упоминалось выше. Компьютерные архитектуры типа “много инструкций – много потоков данных” (MIMD) представляют естественное обобщение компьютера фон Неймана, который в самом простом виде состоит из единственного процессора, соединенного с единственным модулем памяти. Если компьютер фон Неймана увеличить, чтобы он содержал несколько процессоров и модулей памяти, то можно получить по существу два варианта. Первый вариант заключается в дублировании пар процессор/память и в подключении их в сеть в виде отдельных процессорных элементов. Ни один из процессорных элементов не может иметь непосредственного доступа к модулю памяти в другом процессорном элементе. Этот вид компьютеров “много инструкций – много потоков данных” (MIMD) имеет архитектуру “много инструкций – много потоков данных” (MIMD) с системой распределенной памяти, или архитектуру подачи сообщений типа “много инструкций – много потоков данных” (MIMD), и может иметь структуру, показанную на фиг.23, в которой РЕ обозначает процессорные элементы или узлы, MM – блоки памяти большой емкости и центральные процессоры, причем узлы РЕ0,…, РЕ_n соединяются с соединительной сетью CN. Фиг.24 изображает более практическую организацию процессорных элементов РЕ в третьем поколении организации мультикомпьютера, причем SW обозначает модули переключения, а СР – соединительные процессоры. Даже несмотря на то, что устройство обработки данных согласно настоящему изобретению хорошо подходит для реализации архитектуры этого вида, например, посредством создания множества узлов РЕ в объединенных МР слоях и модулей переключения SW, реализованных в виде вертикальных структур, проходящих через слои МР, недостаток этой архитектуры состоит в том, что масштабируются только процессорные элементы РЕ так, что блоки памяти большой емкости ММ и ЦП процессоры не масштабируются независимо друг от друга, что для ряда целей может отрицательно сказаться на гибкости устройства обработки данных.

Второй вариант представляет собой формирование набора процессоров и блоков памяти соответственно в отдельных слоях Р процессора или в отдельных слоях М памяти или в объединенных слоях МР процессора и памяти. Любой центральный процессор будет способен иметь доступ к любому модулю памяти ММ по коммутационной сети SN, как это показано на фиг.25. Набор модулей памяти ММ0, ММ1,… определяет глобальное адресное пространство, которое совместно используется всеми центральными процессорами ЦП0, ЦП1,…. Параллельные архитектуры этого типа называются компьютерами “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти, и обычно обозначаются как многопроцессорные системы, хотя так было принято называть архитектуры “много инструкций – много потоков данных” (MIMD) с системами распределенной памяти для мультикомпьютеров. Однако поскольку последняя также может быть интегрирована в устройстве обработки данных согласно настоящему изобретению, последнее наименование является менее точным и возможно лучше всего оно должно быть зарезервировано для физически разделенных устройств обработки данных, соединенных в сети. В зависимости от топологии коммутационные сети в архитектуре “много инструкций – много потоков данных” (MIMD) могут классифицироваться как статические или динамические сети. В статических сетях модули переключения постоянно соединяются и обычно реализуются как прямые линии или соединения от точки к точке. Обычно архитектуры “много инструкций – много потоков данных” (MIMD) с децентрализованными системами памяти могут базироваться на статических сетях, в то время как динамические сети по существу используются в многопроцессорных компьютерах, т. е. архитектурах “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти. В архитектурах типа “много инструкций – много потоков данных” (MIMD) с системой распределенной памяти сеть по существу будет занята передачей полных сообщений, которые могут иметь любую длину, и, следовательно, в системах этого вида очень важны протоколы передачи сообщений. В архитектуре типа “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти, короткий, но частый доступ к памяти характеризует общее использование сети. Архитектуры “много инструкций – много потоков данных” (MIMD) с системами распределенной памяти предполагают специальные проблемы в программировании, в то время как архитектуры “много инструкций – много потоков данных” (MIMD) с совместно используемой памятью обычно просты для программирования, поскольку нет необходимости разделять код или данные, а также нет необходимости физически перемещать данные, когда два или более процессоров сообщаются. Недостатками архитектур “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти является необходимость синхронизации и проблемы, связанные с масштабируемостью, обусловленные конфликтами памяти, то есть проблемы, которые обостряются с увеличением числа процессоров. Соответствующее масштабирование емкости памяти, то есть емкости ЗУПВ, оказывается затруднительным из-за проблем времени ожидания и ограничений в емкости ЗУПВ вообще.

Поскольку устройство обработки данных согласно настоящему изобретению делает возможной масштабируемость на всех функциональных уровнях, оно должно подходить для реализации общих технологий, чтобы преодолеть проблему масштабируемости архитектуры “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти. Во-первых, использование коммутационной сети, которая предлагает высокую скорость передачи и низкое время ожидания, будет в значительной степени способствовать усовершенствованию масштабируемости. Кроме того, было предложено, чтобы общая система с совместно используемой памятью была расширена со специальными малыми локальными блоками памяти, так называемыми блоками кэш-памяти, поскольку во многих случаях процедура может быть исполнена только посредством доступа к локальным данным, которые находятся в кэш-памяти в центральном процессоре. К сожалению, так бывает не всегда, и, кроме того, возникает новая проблема, так называемая проблема когерентности кэш-памяти, которая дополнительно ограничивает производительность систем, основанных на кэш-памяти. Согласно настоящему изобретению данную проблему можно снять, отказываясь от локальных блоков памяти в отдельном центральном процессоре и вместо этого утверждая концепцию интеллектуального ЗУПВ (IRAM, ИЗУПВ), в котором специализированные процессоры соединяются с каждым интеллектуальным ЗУПВ (IRAM, ИЗУПВ) и используются исключительно для доступа и поиска данных под управлением управляющего процессора и процессора данных, поступающих по линии связи, который сообщается со всеми процессорами и с центральными процессорами и с процессорами доступа по общей процессорной шине. Достаточная пропускная способность для связи и маршрутизации также гарантируются посредством слоистой конструкции устройства обработки данных согласно настоящему изобретению с использованием как горизонтальных, так и вертикальных электропроводящих структур, которые обеспечивают возможность оптимальной взаимосвязанности. Данный вопрос будет более подробно рассмотрен ниже. Использование управляющего и процессора данных, поступающих по линии связи, общей процессорной шины и системы интеллектуального ЗУПВ (IRAM, ИЗУПВ), подсоединенной к нему, дополнительно обеспечивает возможность реализации так называемой виртуальной системы совместно используемой памяти или архитектуры распределенной совместно используемой памяти. В некотором отношении этот вид архитектуры представляет систему распределенной памяти, но организация адресного пространства памяти по-прежнему выполняется в виде локальных блоков памяти, то есть все запоминающие устройства ЗУПВ, к которым можно обращаться, образуют компоненты глобального адресного пространства, с которыми каждый отдельный центральный процессор в процессорном модуле может иметь доступ к отдельному ЗУПВ, и в случае необходимости может иметь доступ по процессорной шине к локальным блокам памяти в любом другом процессоре. Наконец, следует отметить, что имеются две базисных проблемы, которые должны решаться во всех масштабируемых многопроцессорных системах; а именно, во-первых, способность уменьшения допустимого разброса и скрытия времени ожидания при дистанционной загрузке и, во-вторых, способность уменьшения допустимого разброса и скрытия времени простоя, обусловленного ошибками синхронизации. При использовании архитектуры “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти в устройстве обработки данных согласно настоящему изобретению первая проблема может быть решена простым способом, посредством использования концепции интеллектуального ЗУПВ (IRAM, ИЗУПВ) и чередующегося расположения слоев процессора и памяти, возможно, с использованием общих слоев процессора и памяти, а также передачи данных под управлением быстродействующего управляющего процессора и процессора данных, поступающих по линии связи, которые совместно используются сетью. Другие решения этих проблем были предложены и использовались в известных компьютерах, например использование многопоточных архитектур и быстродействующих механизмов переключения контекста, оба из которых способны успешно решить проблему времени ожидания при дистанционной загрузке и проблему времени ожидания при синхронизации. Этот способ привел к созданию многопоточных компьютеров, которые не рассматриваются в данной заявке. Еще одна существенная проблема, связанная с масштабируемыми параллельными компьютерами, состоит в эффективной манипуляции устройствами ввода/вывода и процессами ввода/вывода. Эта проблема возникает прежде всего, когда большие объемы данных должны передаваться между устройствами ввода/вывода и дистанционно расположенными процессорами.

В устройстве обработки данных согласно настоящему изобретению предполагается, что частично нерешенная проблема будет менее существенной из-за почти неограниченной возможности масштабирования на всех функциональных уровнях. Передача больших объемов данных должна по существу включать в себя передачу уже обработанных данных к внешним блокам памяти и периферийным устройствам, например устройствам отображения.

Реализация архитектуры “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти подразумевает, что независимо от числа используемых модулей памяти и от вида соединения модулей памяти с процессорами адресные пространства всех модулей памяти объединяются в глобальное адресное пространство, которое является постоянно доступным для всех центральных процессоров в системе. Следовательно, коммутационная сеть для центральных процессоров и блоков памяти должна быть реализована в виде динамической сети с возможностью обеспечения временного соединения между всеми центральными процессорами или между любым центральным процессором и запоминающим устройством ЗУПВ. На практике это лучше всего достигается посредством использования трехмерной системы многочисленных шин, которая позволяет распределять запоминающие устройства ЗУПВ в модуле запоминающих устройств ЗУПВ памяти множеством способов, например в слоях М памяти, расположенных чередующимися или в объединенных слоях МР памяти и процессора, причем каждое ЗУПВ реализуется как интеллектуальное ЗУПВ (IRAM, ИЗУПВ), и через его специализированный процессор соединяется с шиной. Тогда все шины ЗУПВ управляются обычным управляющим процессором и процессором данных, поступающих по линии связи. При использовании блоков кэш-памяти оказалось трудным поддерживать когерентность кэш-памяти с использованием трехмерных систем многочисленных шин, но концепция интеллектуального ЗУПВ (IRAM, ИЗУПВ) подразумевает, что локальные блоки памяти, выделенные отдельному центральному процессору, могут быть отвергнуты, в то время как проблемы времени ожидания, связанные с дистанционной загрузкой, будут более или менее удалены или скрыты. Поскольку устройство обработки данных согласно настоящему изобретению позволяет реализовать трехмерную топологию шин и сети, будет возможно реализовать динамические коммутационные сети с оптимальной взаимосвязанностью. В принципе в настоящее время значительное количество процессоров могут быть динамически соединены друг с другом. В зависимости от физического размера устройства обработки данных и с надлежащим масштабированием емкости ЗУПВ можно было бы исполнить процессорный модуль с несколькими десятками процессоров, которые могут быть динамически соединены с полной связностью. Возможно, эта цифра не выглядит столь впечатляюще при сравнении с суперкомпьютерами типа разрабатываемых фирмой Крей, которые исполняются с несколькими тысячами процессоров, но следует учитывать физический размер компьютера согласно настоящему изобретению, которое в основном предусматривается исполненным с конструктивными параметрами, соответствующими одной из спецификаций для плат ассоциации PCMCIA, и возможности функционировать с быстродействием процессорной обработки в один или более триллионов операций с плавающей запятой в секунду (FLOPS).

Ожидается, что три основных типа архитектур “много инструкций – много потоков данных” (MIMD) в четвертом поколении компьютеров должны более или менее сходиться. Следовательно, компьютер четвертого поколения будет содержать концепции, принятые как для компьютеров с системой распределенной памяти, так и для компьютеров с системой совместно используемой памяти, и для многопоточных компьютеров. Более конкретно предполагается возможность объединения многопоточных процессоров с использованием маршрутов, блоков кэш-памяти и каталога. В устройстве обработки данных согласно настоящему изобретению физическая реализация запоминающих устройств ЗУПВ модуля памяти с использованием концепции интеллектуального ЗУПВ (IRAM, ИЗУПВ) и чередующихся слоев процессора и памяти возможны объединенные слои процессора и памяти и широкое использование трехмерных структур для связи и реализации компонентов полностью могут устранить использование блоков кэш-памяти и возникающую в результате проблему когерентности кэш-памяти без возникновения проблем времени ожидания.

Однако можно предположить, что функциональный модуль в отдельном центральном процессоре может быть реализован с локальными специализированными блоками памяти, например, физически реализован в виде интегрированных буферов инструкций данных в каждом функциональном модуле, чтобы увеличить быстродействие обработки.

Как уже упоминалось, концепция интеллектуального ЗУПВ (IRAM, ИЗУПВ) может использоваться в устройстве обработки данных согласно настоящему изобретению, предпочтительно таким образом, что специализированный процессор присваивается каждому отдельному запоминающему устройству ЗУПВ и соединяется с этим ЗУПВ, единственной задачей которого будет доступ и поиск, в то время как центральные процессоры процессорного модуля полностью будут использованы исключительно для манипуляции исполнением логических и арифметических операций. Фундаментальная реализация объединенной компоновки интеллектуального ЗУПВ (IRAM, ИЗУПВ) и центрального процессора изображается на фиг.26, которая является разбитой на отдельные слои и изображает модуль процессора/ИЗУПВ в устройстве обработки данных согласно настоящему изобретению. Представляется очевидным, что показанный на фиг.26 вариант выполнения по существу соответствует конфигурациям на первом и втором уровне функциональной иерархии. На фиг.26 самый нижний слой образует подложку S и содержит интерфейс 3 процессора, который показан как объединенный управляющий процессор и процессор 30 данных, поступающих по линии связи. Управляющий и процессор 30 данных по процессорной шине 4 соединяется со схемой 31 ввода/вывода, которая, в свою очередь, соединяется с интерфейсом 8 ввода/вывода для установления связи с внешними устройствами и периферийным оборудованием. Отдельные провода 33 также соединяют управляющий процессор и процессор 30 данных, поступающих по линии связи, со схемой 31 ввода/вывода. Дополнительная схема 32 формируется на подложке S и аналогично соединяется с управляющим процессором и процессором 30 данных, поступающих по линии связи, по процессорной шине 4. Эта дополнительная схема 32 может по требованию исполняться как специализированная схема, например, в виде программируемого кодера/декодера. Символ на схеме управляющего процессора и процессора 30 данных, поступающих по линии связи, показывает, что процессорная шина 4 представлена как вертикальная шина к первому слою P₁ процессора, сформированного над подложкой S, где процессорная шина 4 разветвляется на горизонтальные шины, соединяющие между собой микропроцессоры или центральные процессоры 5, сформированные в слое P₁, с управляющим процессором и процессором 30 данных, поступающих по линии связи. Это гарантирует, что микропроцессоры 5, число которых выбрано в качестве примера равным 4, могут работать параллельно. Над первым слоем P₁ процессора рядом с ним формируется второй слой Р₂ процессора, который соединяется со слоем P₁ по процессорной шине 4. В слое P₂ процессора предусматривается ряд специализированных процессоров 34, которые адаптируются для доступа ряда запоминающих устройств ЗУПВ 6, сформированных в слое М памяти, как показано на фиг.26. Это происходит через интерфейс 7 память/процессор, который формируется в отдельном, не обозначенном конкретно слое, расположенном между слоем Р процессора и слоем М памяти. Каждый ИЗУПВ процессор 34 находится над соответствующим приданным интерфейсом 7, соединенным с ЗУПВ 6 в слое М памяти и служит исключительно для доступа и поиска данных в уникально приданном ЗУПВ и для дальнейшей передачи найденных данных по процессорной шине 4 к микропроцессорам 5 для обработки в них. Представляется очевидным, что процессорная шина 4, которая предусмотрена скомпонованной в виде трехмерной процессорной шины, может быть исполнена с переключателями и мультиплексорами, не показанными на фигуре.

Слои P₁ и P₂ процессора реализуют процессорный модуль и слой Р₂ процессора с чередующимся слоем 7 интерфейса, а слой М памяти реализует модуль интеллектуального ЗУПВ (IRAM, ИЗУПВ) в устройстве обработки данных согласно настоящему изобретению. Очевидно, что число интеллектуальных ЗУПВ (IRAM, ИЗУПВ) процессоров 7 и приданных ЗУПВ 6, как показано на фигуре, не обязательно должно быть ограничено соответственно числом 8, но может содержать большее или меньшее число каждого из устройств. Далее каждое ЗУПВ 6 может содержать порт памяти с шириной, например, по меньшей мере 1 Кбайт или состоять из нескольких групп памяти с их собственными портами памяти одинаковой ширины. В принципе пропускная способность памяти, обеспеченная ИЗУПВ модулем, является произведением числа портов памяти, ширины порта и частоты порта. Процессорная шина 4 соединяет между собой ИЗУПВ процессоры, находящиеся в слое Р процессора по горизонтальным шинам, в то время как соединение между ИЗУПВ процессорами 34 через интерфейсы 7 с запоминающими устройствами ЗУПВ 6 может быть сформировано как вертикальная электропроводящая структура в слоях Р₂, М, которая образует ИЗУПВ модуль в устройстве обработки данных согласно настоящему изобретению. Дополнительно в слое М каждое ЗУПВ 6 соединяется между собой над горизонтальной шиной 37 памяти и дополнительно по вертикальным шинам 2 памяти, которые ведут к не показанному на фигуре интерфейсу 1 памяти, см. фиг.5. Интерфейс 1 памяти обеспечивает соединение с дополнительными, не показанными на фигуре блоками памяти, которые обеспечиваются в дополнительных не показанных на фигуре слоях памяти, которые, например, могут реализовать память большой емкости в запоминающем модуле в устройстве обработки данных согласно настоящему изобретению. Указанный интерфейс 1 памяти дополнительно содержит свой собственный интерфейс 9 ввода/вывода для загрузки данных непосредственно в запоминающие модули, как это показано упомянутой фиг.5. Также процессорная шина 4 соединяется с интерфейсом 9 памяти по вертикальной шине, обозначенной на фигуре номером 36. Дополнительные символы 35 в каждом слое показывают, каким образом процессорная шина 4 образует здесь вертикальную структуру, которая проводится вертикально через рассматриваемый слой.

Вариант выполнения согласно фиг. 26 изображает пример дублирования на втором уровне функциональной иерархии, а именно многопроцессорное решение для создания архитектуры “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти, как уже упоминалось выше, и в принципе изображено на фиг.25. С помощью управляющего процессора и процессора 30 данных, поступающих по линии связи, все процессоры 5, 34 могут быть соединены между собой с получением полной взаимосвязанности. Каждый центральный микропроцессор в слое P₁ процессора может свободно переключаться между ИЗУПВ процессорами 34 для доступа и поиска данных в запоминающих устройствах ЗУПВ 6. Следовательно, все запоминающие устройства ЗУПВ 6 в слое М памяти составляют глобальное адресное пространство для каждого микропроцессора 5 в слое ₁ процессора. Широкое использование вертикальных электропроводящих структур в вертикальных разделах процессорной шины 4 и интерфейсов 7 дополнительно будет способствовать уменьшению времени ожидания.

Вариант реализации устройства обработки данных, изображенный на фиг.26, может быть адаптирован к формату платы или представлен с другими подходящими конструктивными параметрами. Подложка S предпочтительно может быть изготовлена из кремния, а компоненты могут быть сформированы по известной неорганической полупроводниковой технологии, которая вместе со слоями процессора и памяти, реализованными полностью из органических материалов, например полимеров, подразумевает гибридное неорганическое/органическое структурное решение, однако устройство обработки данных также могло бы быть полностью реализовано на основе органических материалов. Посредством использования подходящих конструктивных параметров кремниевая подложка могла бы быть заменена одной или более кремниевыми панелями, сформированными вдоль соответствующих боковых торцов слоистой упакованной конфигурации. Схемы и компоненты, реализованные по неорганической полупроводниковой технологии, могли бы быть сформированы на боковых панелях и соединены с электропроводящими структурами в слоях через торцевые электрические соединения в по меньшей мере одном слое, а предпочтительно в большем числе слоев.

Как показано в вышеупомянутых примерах предпочтительных вариантов выполнения, устройство обработки данных, предназначенное для практического применения, может быть соединено с оборудованием ввода/вывода, с внешними, а также периферийными устройствами, например клавиатурами, известными носителями памяти, например, типа CD-ROM, с дисковой памятью или модулями отображения. Однако устройство обработки данных согласно настоящему изобретению может быть реализовано, например, встроенным в дисплей. Если устройство обработки данных выполняется в формате платы, то дисплей можно сформировать в верхнем слое платы, напротив подложки, и полностью реализовать по органической технологии. Дисплей такого типа может быть исполнен по технологии, изображенной и упоминавшейся в связи с описанием варианта осуществления согласно фиг.8-10. В этом случае отдельный пиксель дисплея будет соответствовать функциональному элементу 17 в средстве электрода на фиг.8а-в, который для этой цели реализуется как светоизлучающий компонент. В связи с этим повторно делается ссылка на патент Норвегии 973390. Устройство обработки данных согласно настоящему изобретению может запитываться от дополнительного источника питания и будет в таком случае выполнено с помощью не показанного на чертеже контактного средства и средства питания, например, связанного с подложкой. Однако могут также быть использованы патентовано автономный или встроенный источники питания, например, в виде тонкой плоской батареи, которая при использовании формата платы могла бы быть размещена в собственном модуле питания, например, на нижней стороне подложки S.

Поскольку устройство обработки данных согласно настоящему изобретению также является полностью масштабируемым на втором уровне функциональной иерархии, то нет никаких ограничений, накладываемых на число центральных процессоров 5 и запоминающих устройств ЗУПВ 6. Однако представляется очевидным, что не обязательно иметь полное соответствие между запоминающими устройствами ЗУПВ и центральным процессором, поскольку данные могут быть введены в центральный процессор 5 из любого запоминающего устройства ЗУПВ 6, находящегося в слое ЗУПВ. Одновременно специализированный процессор 34 для доступа к запоминающему устройству ЗУПВ реализует концепцию интеллектуального ЗУПВ (IRAM, ИЗУПВ), и в данном случае, конечно, будет соблюдено полное соответствие между ЗУПВ 6 и процессорами 34 доступа.

Концепция масштабируемости, которая составляет основу устройства обработки данных согласно настоящему изобретению, может быть интегрирована с параметрами, которые даются в преамбуле, рассматривающей известные системы интеллектуальных устройств ЗУПВ (IRAM, ИЗУПВ). Если, например, предположить, что устройство обработки данных согласно настоящему изобретению реализуется с конструктивными параметрами, соответствующими плате PCMCIA (международной ассоциации производителей плат памяти персональных компьютеров), то есть имеет размеры кредитной карточки с толщиной, которая для платы PCMCIA типа I составляет 3,3 мм, для типа II – 5 мм и для типа III – 10,5 мм, то будет возможно исполнять запоминающие устройства ЗУПВ с гигабайтной емкостью и с блоками памяти большой емкости – с терабайтной емкостью. Затем на первом уровне функциональной иерархии в конфигурации платы такого типа может быть реализовано приблизительно от одной тысячи до нескольких тысяч слоев процессора и памяти Р, М, МР и с большим количеством интеллектуальных запоминающих устройств ЗУПВ (IRAM, ИЗУПВ) для параллельной обработки. В принципе каждый отдельный процессор или даже исполнительные модули могут динамически присваиваться непосредственно запоминающим устройствам ЗУПВ. Создание так называемых виртуальных систем распределенной памяти будет обеспечивать каждый отдельный центральный процессор с виртуальным локальным адресным пространством и, следовательно, будет способен объединять преимущества архитектур “много инструкций – много потоков данных” (MIMD) с системой распределенной памяти, а также архитектур “много инструкций – много потоков данных” (MIMD) с системой совместно используемой памяти, а также обеспечивать свободное от противоречий глобальное физическое адресное пространство. Значение этого заключается в том, что легко может быть реализована пропускная способность памяти в диапазоне нескольких терабайт/с. Одновременно с этим объединение данных и функциональных архитектур параллельного центрального процессора, например, с использованием 10⁵ параллельных конвейеров, работающих с плавающей запятой, обеспечивает теоретическое быстродействие процессорной обработки, приблизительно равное триллиону операций с плавающей запятой в секунду (FLOPS). Емкость памяти настоящего изобретения не имеет никакого ограничения на любой скорости, поскольку емкость ЗУПВ масштабируется с пропускной способностью процессора и при этом сохраняет оптимальную взаимосвязанность благодаря неограниченной возможности объединения вертикальных и горизонтальных структур в уложенных слоях. Устройство обработки данных согласно настоящему изобретению, скомпонованное, например, в виде платы PCMCIA типа I, будет иметь память большой емкости из 1000 упакованных слоев, площадью 100 мм² в каждом слое и плотностью хранения 10⁷ бит/мм², будет способно хранить 1,2510¹² байт (1,25 терабайт) информации, что, например, соответствует 10 обычным книгам по 250 страниц каждая. Если использовать технологию уплотнения данных, например, типа той, которая была представлена в коммерческом варианте под названием “FAST Video Transfer” (“Быстрое преобразование видеосигналов”), и разработана компанией Fast Search & Transfer AS, Осло, дочерней компанией заявителя, то, например, более чем 1500 обычных вечерних фильмов, сжатых из стандартного видеоформата, могут храниться, например, в устройстве обработки данных согласно настоящему изобретению для последующего декодирования и отображения.

Однако следует отметить, что устройство обработки данных согласно настоящему изобретению никоим образом не должно быть обязательно реализовано в виде PCMCIA платы. Оно может быть также выполнено с конструктивными параметрами, соответствующими поставленной задаче.

В частности, оно может быть реализовано в виде тонких гибких пластин или полос любой протяженности, но, по возможности, с меньшим количеством слоев или полностью с органическими материалами без использования какого-либо гибридного решения.

Таким образом, устройство обработки данных согласно настоящему изобретению, прежде всего реализованное в стандартном формате платы типа PCMCIA, лежит в основе первого реального персонального компьютера, обладающего полной портативностью, и который по выбору может быть повсеместно подключен к соответствующим периферийным устройствам, например устройствам отображения, клавиатурам и принтерам, и с пропускной способностью, которая в плане производительности процессора и времени доступа намного превышает все известные компьютеры, включая также так называемые суперкомпьютеры. Поскольку стоимость изготовления устройства обработки данных согласно настоящему изобретению ожидается значительно меньшей стоимости современных персональных компьютеров, оно обеспечит прорыв в системе понятий относительно современной концепции технологии обработки данных и предоставит почти неограниченные возможности для обработки данных даже в индивидуализированном и полностью персональном контексте.

Формула изобретения

1. Масштабируемое интегрированное устройство обработки данных, в частности микрокомпьютер, выполненное на несущей подложке (S) и включающее в себя процессорный модуль, содержащий по меньшей мере один процессор, запоминающий модуль, содержащий по меньшей мере один блок памяти, и взаимно смежные, по существу параллельные, уложенные основные слои (Р, М, МР), при этом процессорный модуль и запоминающий модуль сформированы в одном или более основных слоях, и каждый основной слой содержит по меньшей мере один процессор и/или по меньшей мере один блок памяти, причем каждый основной слой внутри или на слое (в своей толще или на поверхности) содержит электропроводящие структуры, образующие в нем внутренние электрические соединения, отличающееся тем, что каждый основной слой сформирован из множества подслоев, каждый подслой содержит разграниченные части с заданной геометрической формой, образующие соответственно диэлектрические, полупроводящие или электропроводящие участки в подслое, причем подслой в дополнение по меньшей мере к одной диэлектрической части содержит по меньшей мере одну полупроводниковую и/или электропроводящую часть, при этом в каждом подслое сформированы специфические разграниченные части с заданным электрическим параметром в регистрируемом соотношении с по меньшей мере одной соответствующей частью по меньшей мере в одном из смежных соседних подслоев, с возможностью образования указанными специфическими частями элементов интегральной схемы, разграниченных в плоскости подслоев, проходящих вертикально через один или более подслоев, причем каждый элемент схемы, зависящий от состава и электрических свойств, образует активные и/или пассивные элементы схемы в каждом основном слое, содержащие по меньшей мере резисторы, конденсаторы, диоды, транзисторы и элементы памяти, в каждом случае формируемые и электрически соединяемые между собой с возможностью реализации по меньшей мере одного процессора и/или по меньшей мере одного блока памяти в основном рассматриваемом слое, а электропроводящие структуры формируются электропроводящими частями в подслое в горизонтальном направлении для создания горизонтальных электропроводящих структур, либо в регистрируемом соотношении с соответствующими электропроводящими частями в по меньшей мере одном соседнем смежном подслое, с возможностью образования электропроводящими структурами, интегрированными в подслоях, трехмерных электрических взаимосвязанных сетей в основных слоях и обеспечения межсоединения указанными структурами элементов схемы в трех измерениях, а также обеспечения факультативного межсоединения основных слоев, причем в устройстве обработки данных сформированы дополнительные электропроводящие структуры с возможностью обеспечения межсоединения основных слоев и/или соединения основных слоев с подложкой и обеспечения соединения с внешними, по отношению к устройству обработки данных, устройствами.

2. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что подслои в по меньшей мере одном основном слое выполнены по технологии, предусматривающей на первом уровне функциональной иерархии функциональную компоновку по меньшей мере одного основного слоя в качестве объединенного слоя (МР) процессора и ЗУ, либо по меньшей мере одного основного слоя по существу в качестве слоя (Р) процессора, либо по меньшей мере одного основного слоя по существу в качестве слоя (М) памяти.

3. Масштабируемое интегрированное устройство обработки данных по п. 2, отличающееся тем, что процессорный модуль в основном слое (Р, МР) функционально скомпонован на втором уровне функциональной иерархии в виде по меньшей мере одного процессора (5), либо частей по меньшей мере одного процессора (5), причем по меньшей мере один процессор является центральным процессором или микропроцессором (5) в устройстве обработки данных, и возможно введение дополнительных процессоров, факультативно компонуемых в виде управляющих и/или связных процессоров, соответственно.

4. Масштабируемое интегрированное устройство обработки данных по п. 3, отличающееся тем, что центральный процессор (5) функционально скомпонован на третьем уровне функциональной иерархии в виде параллельного процессора с несколькими исполнительными модулями, работающими параллельно, сформированными в одном и том же основном слое (Р, МР) или по меньшей мере в двух основных слоях (Р, МР) или в их подслоях с возможностью обеспечения оптимальной топологии межсоединения.

5. Масштабируемое интегрированное устройство обработки данных по п. 3, отличающееся тем, что в случае формирования более одного центрального процессора каждый центральный процессор (5) имеет межсоединения и выполнен с возможностью работы в параллельном режиме и с возможностью быть сформированным в одном и том же основном слое (Р, МР) или в по меньшей мере двух основных слоях (Р, МР) для обеспечения оптимальной топологии межсоединения.

6. Масштабируемое интегрированное устройство обработки данных по п. 3, отличающееся тем, что запоминающий модуль в основном слое (М, МР) функционально компонуется на втором уровне функциональной иерархии в виде по меньшей мере одного блока памяти или частей по меньшей мере одного блока памяти, причем по меньшей мере один блок памяти составляет ЗУПВ и соединяется по меньшей мере с одним управляющим процессорным модулем или микропроцессором, при этом возможно введение дополнительных блоков памяти, факультативно компонуемых как быстродействующие блоки памяти, постоянные запоминающие устройства ПЗУ (ROM), запоминающие устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ соответственно.

7. Масштабируемое интегрированное устройство обработки данных по п. 6, отличающееся тем, что по меньшей мере два ЗУПВ (6) подключаются к центральному процессору (5) и, соответственно, придаются по меньшей мере двум подмодулям в центральном процессоре (5), причем ЗУПВ (6) и подмодули распределяются в выбранных комбинациях по меньшей мере в одном основном слое (Р, М, МР) для обеспечения оптимальной топологии межсоединения.

8. Масштабируемое интегрированное устройство обработки данных по п. 6, отличающееся тем, что в случае формирования по меньшей мере двух центральных процессоров (5), соединяемых с по меньшей мере одним общим запоминающим устройством или устройствами с произвольной выборкой ЗУПВ (6), каждый центральный процессор сформирован во взаимно смежных основных слоях (Р, МР) или распределен в выбранных комбинациях между по меньшей мере двумя основными слоями (Р, МР), при этом общее запоминающее устройство или устройства с произвольной выборкой ЗУПВ сформированы в выбранных комбинациях в по меньшей мере одном основном слое (Р, МР) и/или в по меньшей мере одном слое (М) памяти, смежном с последним, либо расположены чередующимися слоями между ними для обеспечения оптимальной топологии межсоединения.

9. Масштабируемое интегрированное устройство обработки данных по п. 6, отличающееся тем, что по меньшей мере часть запоминающего модуля выполнена в виде ЗУ большой емкости, факультативно компонуемого как запоминающее устройство с произвольной выборкой ЗУПВ (RAM), постоянное запоминающее устройство ПЗУ (ROM), запоминающее устройство с однократной записью и многократным считыванием (WORM), СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ или их комбинации.

10. Масштабируемое интегрированное устройство обработки данных по п. 2, отличающееся тем, что в случае, когда модуль обработки данных содержит несколько слоев (Р) процессора и несколько слоев (М) ЗУ, слои (М) памяти выполнены чередующимися между слоями процессора для уменьшения пути сигнала между ними и слоями (Р) процессора.

11. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что дополнительные электропроводящие структуры сформированы в качестве торцевых электрических соединений на по меньшей мере одном боковом торце или через боковой торец по меньшей мере одного основного слоя (Р, М, МР) для обеспечения контакта с электропроводящими структурами в других основных слоях и/или обеспечения электрического соединения между основными слоями и подложкой.

12. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что дополнительные электропроводящие структуры сформированы в качестве вертикальных проводящих структур в по меньшей мере одном основном слое (Р, М, МР) с формированием электрических соединений в перекрестном направлении основных слоев, а также перпендикулярно к их плоскостям, для обеспечения контакта с электропроводящими структурами в других основных слоях и/или обеспечения электрического соединения между основными слоями и подложкой.

13. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что по меньшей мере один основной слой (Р, М, МР) выполнен из органического тонкопленочного материала или материалов, выбираемых из числа мономерных, олигомерных и полимерных органических материалов и металлоорганических комплексов, или комбинаций материалов данного типа.

14. Масштабируемое интегрированное устройство обработки данных по п. 13, отличающееся тем, что все основные слои (Р, М, МР) сформированы из органического тонкопленочного материала.

15. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что по меньшей мере один основной слой (Р, М, МР) сформирован из неорганического тонкопленочного материала или материалов, выбираемых из числа кристаллических, полукристаллических и аморфных тонкопленочных материалов, или комбинаций материалов данного типа.

16. Масштабируемое интегрированное устройство обработки данных по п. 1, отличающееся тем, что по меньшей мере два основных слоя (Р, М, МР) сформированы как из органических, так и из неорганических тонкопленочных материалов или комбинаций материалов данного типа, причем органический тонкопленочный материал или материалы выбираются из числа мономерных, олигомерных и полимерных органических материалов и металлоорганических комплексов, или комбинаций материалов данного типа, а неорганический тонкопленочный материал или материалы выбираются из числа кристаллических, полукристаллических и аморфных тонкопленочных материалов, или комбинаций материалов данного типа.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 03.06.2009

Извещение опубликовано: 20.07.2010 БИ: 20/2010