Патент на изобретение №2166833

(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТНО-МОДУЛИРОВАННЫХ СИГНАЛОВ

(57) Реферат:

Цифровой синтезатор частотно-модулированных сигналов относится к электронно-вычислительной технике, предназначен для синтеза сигналов с частотной модуляцией и может использоваться в радиолокации, навигации, адаптивных широкополосных системах связи и в системах с программной перестройкой частоты. Достигаемый технический результат – расширение функциональных возможностей и улучшение линейности закона изменения частоты и фазы колебаний на выходе устройства при сохранении его быстродействия. Цифровой синтезатор частотно-модулированных сигналов содержит генератор тактовых импульсов, блок задержки, блок постоянного запоминания, два регистра памяти, два цифровых накопителя, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, два сумматора, корректор фазовой ошибки, корректор ошибки частоты, делитель с переменным коэффициентом деления. 2 ил.

Изобретение относится к электронно-вычислительной технике, предназначено для синтеза сигналов с частотной модуляцией и может использоваться в составе адаптивных систем КВ и УКВ радиосвязи, радиолокации и навигации.

Известны цифровые синтезаторы частот, содержащие генератор тактовых импульсов, блок задержки, блок постоянного запоминания, счетчик с предварительной установкой, умножитель кодов, накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, регистр памяти [1].

Наиболее близким техническим решением (прототипом) к предлагаемому является цифровой синтезатор частот, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные первый блок постоянного запоминания и счетчик с предварительной установкой, второй блок постоянного запоминания, второй регистр памяти, второй накопитель, первый регистр памяти, первый накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является выходом всего блока цифрового синтезатора частот (ЦСЧ), а входами которого являются адресные входы первого и второго блоков постоянного запоминания [2] .

Однако известные синтезаторы частот не обеспечивают достаточно высокой степени линейности закона изменения частоты и фазы.

Изобретение позволяет увеличить линейность закона изменения основных параметров сигнала, расширить функциональные возможности цифрового синтезатора сигналов при сохранении быстродействия устройства.

Положительный эффект – повышение линейности закона изменения частоты и фазы колебаний по сравнению с существующими синтезаторами частот – достигается за счет того, что в цифровой синтезатор частотно-модулированных сигналов, содержащий последовательно соединенные блок постоянного запоминания и первый регистр памяти, последовательно соединенные первый цифровой накопитель и второй регистр памяти, последовательно соединенные второй цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом синтезатора, делитель с переменным коэффициентом деления, выход которого подключен к входу последовательного переноса первого цифрового накопителя, последовательно соединенные эталонный генератор и блок задержки, выходы которого подключены соответственно к тактовым входам первого регистра памяти, делителя с переменным коэффициентом деления, второго регистра памяти и цифроаналогового преобразователя, входами синтезатора являются информационные входы делителя с переменным коэффициентом деления и адресные входы блока постоянного запоминания, введены корректор фазовой ошибки, подключенный входами к выходам преобразователя кодов, а выходами – к вторым входам первого сумматора, и корректор ошибки частоты, подключенный входами к выходам второго регистра памяти, а выходами – к вторым входам второго сумматора, при этом последовательно соединены первый регистр памяти, второй сумматор, первый цифровой накопитель, последовательно соединены второй регистр памяти, первый сумматор, второй цифровой накопитель.

На фиг. 1 приведена структурная схема цифрового синтезатора частотно-модулированных сигналов, на фиг. 2 – временные диаграммы работы устройства.

Цифровой синтезатор ЧМ сигналов (фиг. 1) содержит эталонный (опорный) генератор 1, блок задержки 2, блок постоянного запоминания 3, первый регистр памяти 4, первый цифровой накопитель 5, второй регистр памяти 6, второй цифровой накопитель 7, преобразователь кодов 8, цифроаналоговый преобразователь 9, фильтр нижних частот 10, корректор фазовой ошибки 11, первый сумматор 12, корректор ошибки частоты 13, второй сумматор 14, делитель с переменным коэффициентом деления 15.

Цифровой синтезатор ЧМ сигналов состоит из последовательно соединенных блоков постоянного запоминания 3, первого регистра памяти 4, второго сумматора 14, первого цифрового накопителя 5, второго регистра памяти 6, первого сумматора 12, второго цифрового накопителя 7, преобразователя кодов 8, цифроаналогового преобразователя 9, фильтра нижних частот 10, выход которого является аналоговым выходом всего устройства; соединенных опорного (эталонного) генератора 1, блока задержки 2, выходы последнего подключены к тактовым входам первого регистра памяти 4, делителя 15, второго регистра памяти 6, цифроаналогового преобразователя 9 соответственно; выходы преобразователя кодов 8 подключены к входам корректора фазовой ошибки 11, выходы которого подсоединены к вторым входам первого сумматора 12, а выходы второго регистра памяти 6 соединены с входами корректора ошибки частоты 13, выходы которого подключены к вторым входам второго сумматора 14; информационные входы делителя с переменным коэффициентом деления 15 являются входами цифрового синтезатора и определяют скорость изменения частоты синтезируемого сигнала.

Первое кольцо цифровой обратной связи предназначено для устранения побочной фазовой модуляции синтезируемого сигнала при переключении цифрового синтезатора с одной частоты на другую.

Второе кольцо цифровой обратной связи предназначено для увеличения линейности закона изменения частоты выходного ЧМ сигнала.

Цифровой синтезатор ЧМ сигналов работает следующим образом.

На адресные входы блока постоянного запоминания поступает код адреса A_i, одновременно на информационные входы делителя с переменным коэффициентом деления подается код K_d, определяющий его коэффициент деления.

Эталонный генератор 1 вырабатывает высокостабильные колебания и вместе с блоком задержки 2 служит для синхронизации регистров памяти 4 и 6, делителя 15 и цифроаналогового преобразователя 9, а также для снижения шумов переключения на выходе цифроаналогового преобразователя.

В момент t₀ происходит обнуление регистров памяти 4, 6 и запись кода коэффициента деления K_d в делитель 15. В момент t₁ происходит запись числа A_i в первый регистр памяти 4. По тактовому импульсу t₂ число A_i переписывается в первый цифровой накопитель 5 через второй сумматор 14. На выходе цифрового накопителя 5 результат суммирования изменяется по формуле
S1 = A_i + T/K_d. (1)
По тактовому импульсу t₃ результат суммирования переписывается во второй регистр памяти 6 и через первый сумматор 12 поступает на вход второго цифрового накопителя 7. На выходе накопителя результат суммирования изменяется по формуле
S2 = (A_i + T/K_d) = A_iT + T²/K_d. (2)
По следующему тактовому импульсу t₄ данное число поступает на преобразователь кодов 8, где старший разряд SGN является знаковым, и если он равен логическому “0”, то на ЦАП 9 поступает прямой код, в противном случае, если SGN=”1″, – обратный код.

Цифровой сигнал с выхода преобразователя кодов 8 поступает на корректор фазы 11, где формируется сигнал фазовой ошибки _ф, которая далее подается на вход второго накопителя 7 через первый сумматор 12. Цифровой код с выхода второго регистра памяти 6 поступает на вход корректора ошибки частоты 13, где происходит вычисление отклонения частоты E_f от линейного закона, и далее подается на вход второго сумматора 14. Делитель с переменным коэффициентом деления 15 служит для оперативного изменения скорости изменения частоты синтезируемого сигнала.

При включении колец обратный связи формулы (1), (2) запишутся в виде
f = A_i + T/K_d + E_f; (3)

Таким образом, выходной сигнал цифрового синтезатора обладает большими функциональными возможностями в сравнении с прототипом и имеет более линейный закон изменения частоты и фазы синтезируемого ЧМ сигнала.

Источники информации
1. Патент N 2143173 Российской Федерации, МКИ H 03 B 19/00. Цифровой синтезатор частот. / Рябов И. В. , Рябов В. И. – Заявл. 04.02.99. Опубл. 20.12.1999. Бюл. N 35.

2. Патент N 2058659 Российской Федерации, МКИ H 03 B 19/00. Цифровой синтезатор частот. / Рябов И. В., Фищенко П.А. – Заявл. 23.09.93. Опубл. 20.04.1996. Бюл. N 11 (прототип).

Формула изобретения

Цифровой синтезатор частотно-модулированных сигналов, содержащий последовательно соединенные блок постоянного запоминания и первый регистр памяти, последовательно соединенные первый цифровой накопитель и второй регистр памяти, последовательно соединенные второй цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом синтезатора, делитель с переменным коэффициентом деления, выход которого подключен к входу последовательного переноса первого цифрового накопителя, последовательно соединенные эталонный генератор и блок задержки, выходы которого подключены соответственно к тактовым входам первого регистра памяти, делителя с переменным коэффициентом деления, второго регистра памяти и цифроаналогового преобразователя, входами синтезатора являются информационные входы делителя с переменным коэффициентом деления и адресные входы блока постоянного запоминания, отличающийся тем, что в синтезатор введены корректор фазовой ошибки, подключенный входами к выходам преобразователя кодов, а выходами – к вторым входам первого сумматора, и корректор ошибки частоты, подключенный входами к выходам второго регистра памяти, а выходами – к вторым входам второго сумматора, при этом последовательно соединены первый регистр памяти, второй сумматор, первый цифровой
накопитель, последовательно соединены второй регистр памяти, первый сумматор и второй цифровой накопитель.

РИСУНКИ

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 09.02.2002

Номер и год публикации бюллетеня: 23-2003

Извещение опубликовано: 20.08.2003