Патент на изобретение №2324223

(54) РАНГОВЫЙ СОРТИРОВЩИК

(57) Реферат:

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров. Техническим результатом является повышение быстродействия устройства. Устройство содержит n реляторов, каждый из которых содержит замыкающий и размыкающий ключи, два устройства выборки/хранения, два элемента бесконечнозначной логики, воспроизводящие соответственно операции «MIN» и «МАХ», булевый инвертор. 2 ил.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Известны ранговые сортировщики (см., например, фиг.1 в описании изобретения к патенту РФ 2240598, кл. G06G 7/25, 2004 г.), которые с помощью комбинирования фаз параллельной и последовательной работы n+1 реляторов выполняют сортировку n+1 аналоговых сигналов по их ранговым признакам.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных ранговых сортировщиков, относится низкое быстродействие, обусловленное тем, что длительность t_Пс фазы последовательной работы реляторов определяется выражением t_Пс=(n+1), где есть длительность задержки, вносимой элементом бесконечнозначной логики, входящим в состав каждого релятора.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип ранговый сортировщик (фиг.1 в описании изобретения к патенту РФ 2284573, кл. G06G 7/25, 2006 г.), который с помощью комбинирования фаз параллельной и последовательной работы n реляторов выполняет сортировку n+1 аналоговых сигналов по их ранговым признакам.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что длительность t_Пс фазы последовательной работы реляторов определяется выражением t_Пс=n, где есть длительность задержки, вносимой элементом бесконечнозначной логики, входящим в состав каждого релятора.

Техническим результатом изобретения является повышение быстродействия за счет уменьшения длительности фазы последовательной работы реляторов.

Указанный технический результат при осуществлении изобретения достигается тем, что в ранговом сортировщике, содержащем n реляторов, каждый из которых содержит объединенные выходами замыкающий и размыкающий ключи, два устройства выборки/хранения, два элемента бесконечнозначной логики и булевый инвертор, подсоединенный выходом и входом соответственно к входу записи первого устройства выборки/хранения и входу записи второго устройства выборки/хранения, второму управляющему входу релятора, первый управляющий вход которого образован входом управления замыкающего, размыкающего ключей, в каждом реляторе первый, второй входы и выход второго элемента бесконечнозначной логики, воспроизводящего операцию «МАХ», соединены соответственно с вторым входом первого элемента бесконечнозначной логики, воспроизводящего операцию «MIN», информационным входом релятора и информационным входом второго устройства выборки/хранения, подключенного выходом к информационному входу первого устройства выборки/хранения, выход которого соединен с входом размыкающего ключа, подсоединенного выходом к второму входу первого элемента бесконечнозначной логики, выход которого соединен с первым выходом релятора, опорный вход и второй выход которого образованы соответственно входом замыкающего ключа и выходом второго устройства выборки/хранения, первый выход каждого предыдущего релятора соединен с информационным входом последующего релятора, а второй выход i-го и первый выход n-го реляторов подключены соответственно к i-му и (n+1)-му выходам рангового сортировщика, информационный вход и первый, второй настроечные входы которого соединены соответственно с информационным входом первого релятора и объединенными первыми, объединенными вторыми управляющими входами всех реляторов, особенность заключается в том, что в каждом реляторе первый вход первого элемента бесконечнозначной логики образует дополнительный информационный вход релятора, а дополнительные информационные входы всех реляторов соединены с информационным входом первого релятора.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого рангового сортировщика и временные диаграммы сигналов настройки.

Ранговый сортировщик содержит n реляторов 1₁, …, 1_n. Каждый релятор содержит замыкающий и размыкающий ключи 2₁ и 2₂, первое и второе устройства выборки/хранения 3₁ и 3₂, первый и второй элементы бесконечнозначной логики 4₁ и 4₂, воспроизводящие соответственно операции «MIN» и «МАХ», булевый инвертор 5, причем первый, второй входы и выход элемента 4₂ соединены соответственно с вторым входом элемента 4₁, информационным входом релятора и информационным входом устройства 3₂, подключенного входом записи и выходом соответственно к входу инвертора 5 и информационному входу устройства 3₁, вход записи и выход которого соединены соответственно с выходом инвертора 5 и входом ключа 2₂, подсоединенного выходом к выходу ключа 2₁ и второму входу элемента 4₁, первый вход и выход которого соединены соответственно с дополнительным информационным входом и первым выходом релятора, опорный вход, первый, второй управляющие входы и второй выход которого образованы соответственно входом ключа 2₁, входом управления ключей 2₁, 2₂, входом записи и выходом устройства 3₂. Первый выход каждого предыдущего релятора соединен с информационным входом последующего релятора, а второй выход релятора 1_i и первый выход релятора 1_n подключены соответственно к i-му и (n+1)-му выходам рангового сортировщика, информационный вход и первый, второй настроечные входы которого образованы соответственно объединенными информационным входом релятора 1_n, дополнительными информационными входами реляторов 1₁, …, 1_n и объединенными первыми, объединенными вторыми управляющими входами реляторов 1₁, …, 1_n.

Работа предлагаемого рангового сортировщика осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно двоичные сигналы у₁, у₂{0,1} (фиг.2), причем длительность t высокого уровня сигнала у₂ должна удовлетворять условию t>>2, где есть длительность задержки, вносимой элементом бесконечнозначной логики. В течение периода Т_j сигнала у₂ на информационный вход рангового сортировщика подается аналоговый сигнал (напряжение) х_j>х_min, где х_min – опорное напряжение, фиксируемое на опорных входах реляторов 1₁, …, 1_n. Если у₁=1 (у₁=0), то ключ 2₁ замкнут (разомкнут), а ключ 2₂ разомкнут (замкнут). При у₂=1 (у₂=0) устройства 3₂ и 3₁ работают соответственно в режимах выборки (хранения) и хранения (выборки). Элементы 4₁ и 4₂ воспроизводят базовые операции бесконечнозначной логики (БЛ): соответственно БЛ-конъюнкцию («MIN») и БЛ-дизъюнкцию («МАХ»), то есть осуществляют выбор соответственно наименьшего и наибольшего из двух аналоговых сигналов, действующих на их входах. Тогда напряжения на первом и втором выходах релятора 1_i будут определяться рекуррентными выражениями

где символами и · обозначены соответственно операции «МАХ» и «MIN»; есть номер момента времени t_j (фиг.2); V_i0=x_min; W_0j=х_j. В представленной ниже таблице приведены значения выражений (1) при n=3.

V11=x1	V12=x1x2	V13=x1x2x3	V14=x1x2x3x4
W11=xmin	W12=x1x2	W13=x1x3x2x3	W14=x1x4x2x4x3x4
V21=xmin	V22=x1x2	V23=x1x2x1x3x2x3	V24=x1x2x1x3x1x4
W21=xmin	W22=xmin	W23=x1x2x3	x2x3x2x4x3x4
			W24=x1x2x4x1x3x4x2x3x4
V31=xmin	V32=xmin	V33=x1x2x3	V34=x1x2x3x1x2x4x1x3x4x2x3x4
W31=xmin	W32=xmin	W33=xmin	W34=x1x2x3x4

С учетом данных, приведенных в таблице, нетрудно вывести непосредственное выражение, определяющее сигнал на g-ом выходе предлагаемого сортировщика при j=n+1:

где x_k(n+2-g)…x_k(n+1) {x₁,…,x_n+1}; есть количество неповторяющихся БЛ-конъюнкций x_k(n+2-g)…x_k(n+1), определяемое как число сочетаний из n+1 по n+1-g. При g=n+2-r выражение (2) совпадает с видом поисковой функции (функция (6.7) на стр.117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выделения из множества {x₁, …, x_n+1} элемента х^(r) заданного ранга r{1, …, n+1} (х⁽¹⁾…x⁽ⁿ⁺¹⁾; {x⁽¹⁾}U…U{x⁽ⁿ⁺¹⁾}={x₁, …, x_n+1}). Таким образом, на первом,…, n-ом, (n+1)-ом выходах предлагаемого сортировщика соответственно имеем V_1(n+1)=x^(n+l), …, V_n(n+1)=x⁽²⁾, W_n(n+1)=x⁽¹⁾ отсортированные аналоговые сигналы х⁽ⁿ⁺¹⁾…х⁽²⁾х⁽¹⁾.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый ранговый сортировщик выполняет сортировку n+1 аналоговых сигналов по их ранговым признакам и обладает более высоким по сравнению с прототипом быстродействием, так как длительность t_Пс фазы последовательной работы реляторов предлагаемого рангового сортировщика определяется выражением t_Пс=2, где есть длительность задержки, вносимой элементом бесконечнозначной логики. Отметим, что длительности фаз параллельной работы реляторов прототипа и предлагаемого рангового сортировщика равны.

Формула изобретения

Ранговый сортировщик, содержащий n реляторов, каждый из которых содержит объединенные выходами замыкающий и размыкающий ключи, два устройства выборки/хранения, два элемента бесконечнозначной логики и булевый инвертор, подсоединенный выходом и входом соответственно к входу записи первого устройства выборки/хранения и входу записи второго устройства выборки/хранения, второму управляющему входу релятора, первый управляющий вход которого образован входом управления замыкающего, размыкающего ключей, в каждом реляторе первый, второй входы и выход второго элемента бесконечнозначной логики, воспроизводящего операцию «МАХ», соединены соответственно с вторым входом первого элемента бесконечнозначной логики, воспроизводящего операцию «MIN», информационным входом релятора и информационным входом второго устройства выборки/хранения, подключенного выходом к информационному входу первого устройства выборки/хранения, выход которого соединен с входом размыкающего ключа, подсоединенного выходом к второму входу первого элемента бесконечнозначной логики, выход которого соединен с первым выходом релятора, опорный вход и второй выход которого образованы соответственно входом замыкающего ключа и выходом второго устройства выборки/хранения, первый выход каждого предыдущего релятора соединен с информационным входом последующего релятора, а второй выход i-го и первый выход n-го реляторов подключены соответственно к i-му и (n+1)-му выходам рангового сортировщика, информационный вход и первый, второй настроечные входы которого соединены соответственно с информационным входом первого релятора и объединенными первыми, объединенными вторыми управляющими входами всех реляторов, отличающийся тем, что в каждом реляторе первый вход первого элемента бесконечнозначной логики образует дополнительный информационный вход релятора, а дополнительные информационные входы всех реляторов соединены с информационным входом первого релятора.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 09.12.2008

Извещение опубликовано: 20.05.2010 БИ: 14/2010