Патент на изобретение №2310991

(54) УСТРОЙСТВО ДЕСКРЕМБЛИРОВАНИЯ

(57) Реферат:

Изобретение относится к технике цифровой связи, а именно к устройствам дескремблирования цифровых систем передачи информации с временным уплотнением цифровых потоков. Техническим результатом является расширение функциональных возможностей за счет обеспечения одним устройством дескремблирования цифровых передач с различными полиномами синхронизируемых скремблеров с учетом возможного прекращения работы скремблера на позиции выравнивания при его наличии. Устройство дескремблирования содержит два оперативных запоминающих устройства, устройство настройки, сумматор по модулю два, регистр сдвига, два мажоритарных элемента, два мультиплексора, элемент И, триггер, инвертор. 2 ил.

Изобретение относится к технике цифровой связи, а именно к устройствам дескремблирования цифровых систем передачи информации с временным уплотнением.

Существуют цифровые передачи, которые скремблируются синхронизируемыми скремблерами с различными полиномами. Большинство скремблеров работает непрерывно до заданной позиции цикла передачи, на которой осуществляется установка скремблера в начальное состояние. Позиции, на которых передаются сигналы синхрокомбинации и управляющие сигналы передачи, не скремблируются. Однако существуют цифровые передачи, в которых работа скремблера прекращается на позиции выравнивания при поступлении сигнала о наличии выравнивания и продолжается со следующей позиции после позиции выравнивания. При приеме таких передач необходимо предусмотреть прекращение работы дескремблера на позиции выравнивания при его наличии.

Известны устройства [патент ФРГ №PS 3006717, H04L 25/48; заявка ЕПВ №0035674, H04L 25/49; заявка ФРГ №OS 3528454, H04L 5/22, 27/00, 1/00, H03M 5/00], содержащие регистры сдвига, сумматоры по модулю два, входы и выходы устройства, соединенные определенным образом.

Недостатком данных устройств является невозможность одним и тем же устройством осуществлять дескремблирование цифровой информации с различными полиномами скремблеров.

Наиболее близким по технической сущности к заявленному изобретению является выбранное в качестве прототипа самосинхронизируемое устройство дескремблирования [патент РФ №2203522, H04L 25/49], содержащее регистр сдвига, блок вентилей, устройство настройки, оперативное запоминающее устройство, соединенные определенным образом.

Недостатком данного устройства является невозможность одним и тем же устройством осуществить дескремблирование цифровых передач с различными их структурами и полиномами синхронизируемых скремблеров с учетом возможного прекращения работы скремблера на позиции выравнивания при его наличии.

Целью изобретения является расширение функциональных возможностей за счет обеспечения одним устройством дескремблирования цифровых передач с различными полиномами синхронизируемых скремблеров с учетом возможного прекращения работы скремблера на позиции выравнивания при его наличии.

Указанная задача достигается тем, что в известное устройство, содержащее первое оперативное запоминающее устройство (ОЗУ), устройство настройки (УН), сумматор по модулю два, причем адресные входы первого ОЗУ соединены с соответствующими выходами УН, выход разрешения первого ОЗУ которого, а также выходы записи и чтения соединены с соответствующими входами первого ОЗУ, вход/выход сигналов дескремблирующей последовательности которого соединен с соответствующим входом/выходом УН, входы конца цикла, выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настраиваемого ОЗУ, выбора настройки ОЗУ или регистра, информационные входы/выходы УН являются соответствующими входами устройства дескремблирования, тактовый вход устройства дескремблирования является его тактовым выходом и соединен с тактовым входом УН, информационный вход устройства дескремблирования соединен со вторым входом сумматора по модулю два, выход которого является информационным выходом устройства дескремблирования, согласно изобретению введены второе ОЗУ, регистр сдвига (PC), первый и второй мажоритарные элементы (МЭ), первый и второй мультиплексоры, элемент И, триггер, инвертор, при этом вход/выход сигналов дескремблирующей последовательности первого ОЗУ соединен с вторым входом второго мультиплексора, выход которого соединен с первым входом сумматора по модулю два, входы разрешения, записи, чтения и адресные входы второго ОЗУ соединены с соответствующими выходами УН, вход/выход позиций управления выравниванием второго ОЗУ соединен с соответствующим входом/выходом УН и входом разрешения PC, информационный вход которого соединен с информационным входом устройства дескремблирования, а тактовый – с выходом инвертора, вход которого соединен с тактовым входом устройства дескремблирования, вход/выход позиции выравнивания второго ОЗУ соединен с соответствующим входом УН и вторым входом элемента И, первый вход которого подключен к выходу первого мультиплексора, а выход – к информационному входу и входу разрешения триггера, выходом соединенного с управляющим входом второго мультиплексора, вход/выход позиции начала дескремблирующей последовательности второго ОЗУ соединен с соответствующим входом/выходом УН и входом установки в ноль триггера, тактовым входом подключенного к выходу инвертора, вход/выход сигналов дескремблирующей последовательности второго ОЗУ соединен с соответствующим входом УН и первым входом второго мультиплексора, выходы разрядов PC соединены с соответствующими входами первого и второго МЭ, выходы первого и второго МЭ соединены соответственно с первым и вторым входом первого мультиплексора, управляющий вход которого подключен к выходу критерия выравнивания УН.

Новизна технического решения заключается в применении в заявленном устройстве новых схемных элементов: второго ОЗУ, регистра сдвига, первого и второго мажоритарных элементов, первого и второго мультиплексоров, элемента И, триггера, инвертора.

Таким образом, изобретение соответствует критерию “новизна”.

Анализ известных технических решений в исследуемой и смежных областях позволяет сделать вывод о том, что введенные функциональные узлы известны. Однако введение их в устройство дескремблирования с указанными связями придает этому устройству новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют расширить его функциональные возможности, обеспечивая одним устройством дескремблирование цифровых передач с различными полиномами синхронизируемых скремблеров с учетом возможного прекращения работы скремблера на позиции выравнивания при его наличии.

Таким образом, изобретение соответствует критерию “изобретательский уровень”, т.к. оно для специалиста явным образом не следует из уровня техники.

Изобретение может быть использовано в цифровых системах передачи с временным уплотнением цифровых потоков.

Таким образом, изобретение соответствует критерию “промышленная применимость”.

На фиг.1 представлена структурная электрическая схема устройства дескремблирования, на фиг.2 – принципиальная электрическая схема устройства настройки.

Устройство дескремблирования (ДС) (фиг.1) содержит первое оперативное запоминающее устройство (ОЗУ) 1, устройство настройки (УН) 2, сумматор по модулю два 3, второе ОЗУ 4, регистр сдвига (PC) 5, первый 6 и второй 7 мажоритарные элементы (МЭ), первый 8 и второй 9 мультиплексоры, элемент И 10, триггер 11, инвертор 12, причем адресные входы (входы 0,…, N) первого ОЗУ 1 соединены с соответствующими выходами УН 2, выход разрешения (выход СЕ1) первого ОЗУ 1 которого, а также выходы записи (выход WE) и чтения (выход ОЕ) соединены с соответствующими входами первого ОЗУ 1, вход/выход сигналов дескремблирующей последовательности (вход/выход ДП1) которого соединен с соответствующим входом/выходом УН 2, входы конца цикла (вход КЦ), выбора режима (вход РЕЖ), нового адреса (вход НА), установки в ноль (вход RES), записи (вход WE), чтения (вход ОЕ), выбора настраиваемого ОЗУ (вход А), выбора настройки ОЗУ или регистра (вход ОЗУ/RG), информационные входы/выходы УН 2 (входы/выходы И1,…, И4) являются соответствующими входами устройства дескремблирования, тактовый вход (вход Т) устройства дескремблирования является его тактовым выходом (выход Т) и соединен с тактовым входом УН 2 (вход Т), информационный вход (вход И) устройства дескремблирования соединен со вторым входом сумматора по модулю два 3, выход которого является информационным выходом (выход И) устройства дескремблирования, при этом вход/выход сигналов дескремблирующей последовательности (вход/выход ДП1) первого ОЗУ 1 соединен со вторым входом второго мультиплексора 9, выход которого соединен с первым входом сумматора по модулю два 3, входы разрешения (вход СЕ), записи (вход WE), чтения (вход ОЕ) и адресные входы (входы 0,…, N) второго ОЗУ 4 соединены с соответствующими выходами УН 2, вход/выход позиций управления выравниванием (вход/выход У) второго ОЗУ 4 соединен с соответствующим входом/выходом УН 2 и входом разрешения (вход СЕ) PC 5, информационный вход (вход D) которого соединен с информационным входом устройства дескремблирования, а тактовый (вход К) – с выходом инвертора 12, вход которого соединен с тактовым входом устройства дескремблирования, вход/выход позиции выравнивания (вход/выход В) второго ОЗУ 4 соединен с соответствующим входом УН 2 и вторым входом элемента И 10, первый вход которого подключен к выходу первого мультиплексора 8, а выход – к информационному входу (вход D) и входу разрешения (вход СЕ) триггера 11, выходом соединенного с управляющим входом второго мультиплексора 9, вход/выход позиции начала дескремблирующей последовательности (вход/выход НДП) второго ОЗУ 4 соединен с соответствующим входом/выходом УН 2 и входом установки в ноль триггера 11, тактовым входом подключенного к выходу инвертора 12, вход/выход сигналов дескремблирующей последовательности (вход/выход ДП2) второго ОЗУ 4 соединен с соответствующим входом УН 2 и первым входом второго мультиплексора 9, выходы разрядов PC 5 соединены с соответствующими входами первого 6 и второго 7 МЭ, выходы первого 6 и второго 7 МЭ соединены соответственно с первым и вторым входом первого мультиплексора 8, управляющий вход которого подключен к выходу критерия выравнивания (выход Кр) УН2.

Устройство настройки (УН) (фиг.2) содержит инверторы 13,…, 22, элементы И 23,…, И 37, элементы ИЛИ 38,…, ИЛИ 41, триггер запоминания 42, счетчик 43, выходные управляемые вентили 44-1,…, 44-4, 45, 46-1,…, 46-4, входные вентили 47-1,…, 47-4, 48, 49-1,…, 49-4, управляемые вентили 50, 51-1,…, 51-4, 52, причем вход инвертора 13 соединен с вторым входом элемента И 23, первым входом элемента И 37, вторыми входами элементов ИЛИ 38,…, ИЛИ 40 и является входом выбора режима (вход РЕЖ) УН, выход инвертора 13 соединен с вторыми входами элементов И 24,…, И 29, И 32 и третьим входом элемента И 30, вход нового адреса (вход НА) УН соединен с первым входом элемента И 24, выход которого соединен с вторым входом элемента ИЛИ 41, вход установки в ноль (вход RES) УН соединен с первым входом элемента И 25, выход которого соединен с входом асинхронной установки в ноль (вход RES) счетчика 43, вход записи (вход WE) УН соединен с первым входом элемента И 26, выход которого соединен с тактовым входом (вход К) триггера запоминания 42 и входом инвертора 16, выход которого является выходом записи (выход WE) УН, вход чтения (вход ОЕ) УН соединен с первым входом элемента И 27, выходом соединенного с первым входом элемента ИЛИ 38, выход которого соединен с входом инвертора 17 и первыми входами элементов И 31,…, И 34, вход выбора настройки оперативных запоминающих устройств или регистра (вход ОЗУ/RG) УН соединен с первыми входами элементов И 29, И 30 и входом инвертора 14, выход которого соединен с первым входом элемента И 28, выход которого соединен с вторым входом элемента И 31 и разрешающим входом (вход СЕ) триггера запоминания 42, вход номера настраиваемого оперативного запоминающего устройства (вход А) УН соединен с вторым входом элемента И 30 и входом инвертора 15, выход которого соединен с третьим входом элемента И 29, выходом соединенного с вторыми входами элементов И 33, И 35 и первым входом элемента ИЛИ 39, выход которого соединен с входом инвертора 18, выход которого является первым выходом выбора (выход СЕ1) УН, выход инвертора 17 является выходом чтения (выход ОЕ) УН, соединяясь также с первыми входами элементов И 35, И 36, выходы которых соединены соответственно с управляющими входами управляемых выходных вентилей 45, 46-1,…, 46-4, инвертор 21 входом соединен с выходом элемента И 33, а выходом – с управляющим входом управляемого вентиля 50, информационный вход которого соединен с выходом входного вентиля 48, вход инвертора 20 соединен с выходом элемента И 31, а выход – с управляющим входом управляемого вентиля 52, выход триггера запоминания 42 является выходом критерия выравнивания (выход Кр) УН, соединяясь также с входом управляемого вентиля 52, вход инвертора 22 соединен с выходом элемента И 34, а выход – с управляющими входами управляемых вентилей 51-1,…, 51-4, входы которых соответственно соединены с выходами входных вентилей 49-1,…, 49-4, вход инвертора 19 соединен с выходом элемента ИЛИ 40, а выход является вторым выходом выбора (выход СЕ2) УН, выход элемента И 30 соединен с вторыми входами элементов И 34, И 36 и первым входом элемента ИЛИ 40, выход элемента И 32 соединен с управляющими входами выходных управляемых вентилей 44-1,…, 44-4, вход/выход сигналов дескремблирующей последовательности первого ОЗУ (вход/выход ДП1) УН соединен с выходом выходного управляемого вентиля 45 и с входом входного вентиля 48, входы/выходы позиций управления выравниванием (вход/выход У), позиции выравнивания (вход/выход В), позиции начала дескремблирующей последовательности (вход/выход НДП), сигналов дескремблирующей последовательности (вход/выход ДП2), второго ОЗУ соединены соответственно с выходами выходных управляемых вентилей 46-1,…, 46-4 и входами входных вентилей 49-1,…, 49-4, выходы входных вентилей 47-1,…, 47-4 соединены соответственно с входами выходных управляемых вентилей 46-1,…, 46-4, выход входного вентиля 47-1 также соединен с входом выходного управляемого вентиля 45 и информационным входом (вход D) триггера запоминания 42, вход конца цикла (вход КЦ) УН соединен с вторым входом элемента И 37, выход которого подключен к входу синхронной установки в ноль (вход i.RES) счетчика 43, выходы разрядов (выходы 0,…, N) счетчика 43 являются адресными выходами (выходы 0,…, N) УН, выходы управляемых вентилей 50, 51-1,…, 51-4, 52 соответственно соединены с информационными входами выходных управляемых вентилей 44-1,…, 44-4, входы/выходы И 1,…, И 4 УН соединены с выходами выходных управляемых вентилей 44-1,…, 44-4 и с входами входных вентилей 47-1,…, 47-4, тактовый вход УН (вход Т) соединен с первым входом элемента И 23, выход элемента И 23 соединен с первым входом элемента ИЛИ 41, выход которого подключен к тактовому входу счетчика 43.

Устройство дескремблирования работает следующим образом.

Устройство дескремблирования (ДС) имеет два режима работы. Первый – режим настройки, второй – режим работы.

В первом режиме на входы устройства дескремблирования и далее на соответствующие входы УН 2 с контроллера, работающего совместно с персональной электронной вычислительной машиной (ПЭВМ), поступают следующие сигналы: выбора режима (вход РЕЖ), равный Лог.”0″, нового адреса (вход НА), установки в ноль (вход RES), записи (вход WE), чтения (вход ОЕ), выбора настройки ОЗУ или регистра (вход ОЗУ/RG), информационные (И 1,…, И 4). При этом на соответствующие параметры осуществляется настройка первого 1 и второго 4 ОЗУ, а также триггера запоминания 42, расположенного в УН 2.

В первом ОЗУ 1 запоминается дескремблирующая последовательность цифровой передачи (вход ДП1).

Во втором ОЗУ 4 запоминаются следующие параметры цифровой передачи:

– позиции управления выравниванием (вход/выход У);

– позиции выравнивания (вход/выход В);

– начало дескремблирующей последовательности (вход/выход НДП);

– дескремблирующая последовательность (вход/выход ДП2).

В триггере запоминания 42, расположенном в УН 2, запоминается критерий выравнивания.

Перевод устройства ДС в режим работы осуществляется сигналом Лог.”1″, поступающим на вход РЕЖ УН 2. При этом первое 1 и второе 4 ОЗУ устанавливаются в режим чтения, на тактовый вход счетчика 43 УН 2 поступают сигналы с тактового входа устройства ДС, а на вход синхронной установки в ноль счетчика 43 – с входа конца цикла устройства ДС.

В рабочем режиме устройство ДС осуществляет дескремблирование цифровых передач, скремблируемых синхронизируемым скремблером, работающем как в непрерывном режиме, так и режиме прерывания работы на позиции выравнивания.

Дескремблирование цифровой передачи осуществляется следующим образом. С устройства для цикловой синхронизации на информационный вход (вход И), тактовый вход (вход Т) и вход конца цикла (вход КЦ) устройства ДС поступают соответствующие сигналы. Затем тактовые сигналы и сигналы конца цикла через соответствующие входы УН 2, как будет описано далее при описании работы УН 2, поступают на тактовый вход и вход синхронной установки в ноль счетчика 43 УН 2. Счетчик 43 подсчитывает количество позиций в цикле. При поступлении сигнала конца цикла счетчик 43 передним фронтом следующего тактового сигнала устанавливается в нулевое состояние. Сигналы с выходов разрядов счетчика 43 через адресные выходы (выходы 0,…, N) УН 2 поступают на соответствующие входы первого 1 и второго 4 ОЗУ. Также тактовые сигналы через инвертор 12 поступают на тактовые входы (входы К) PC 5, триггера 11 и на выход (выход Т) устройства ДС. Информационные сигналы с информационного входа (вход И) устройства ДС поступают на второй вход сумматора по модулю два 3.

При дескремблировании цифровых передач, скремблируемых синхронизируемым скремблером, работающим в непрерывном режиме, в ОЗУ 1 запоминается дескремблирующая последовательность, а в ОЗУ 4 – позиция начала дескремблирующей последовательности. В остальных разрядах ОЗУ 4 запоминаются сигналы Лог.”0″.

В этом режиме устройство ДС работает следующим образом. Сигналом с выхода позиции начала дескремблирующей последовательности (выход НДП) ОЗУ 4, поступающим на вход установки в ноль (вход R) триггера 11, последний удерживается в нулевом состоянии. Сигналом Лог.”0″, поступающим с выхода триггера 11 на управляющий вход второго мультиплексора 9, разрешается прохождение сигнала с выхода дескремблирующей последовательности (выход ДП1) первого ОЗУ 1 на первый вход сумматора по модулю два 3, который осуществляет дескремблирование информационных сигналов, поступающих на его второй вход. Дескремблированные информационные сигналы с выхода сумматора по модулю два 3 поступают на информационный выход (выход И) устройства ДС.

При дескремблировании цифровых передач, скремблируемых синхронизируемым скремблером, работающим в режиме прерывания работы на позиции выравнивания, в ОЗУ 1 запоминается дескремблирующая последовательность, как и в непрерывном режиме, а в ОЗУ 4 – дескремблирующая последовательность, задержанная по отношению к запомненной дескремблирующей последовательности в ОЗУ 1 на один такт (выход ДП2), позиция начала дескремблирующей последовательности (выход НДП), позиции управления выравниванием (выход У) и позиция выравнивания (выход В). В триггере запоминания 42 УН 2 запоминается критерий выравнивания. Если в цикле передачи передается три сигнала управления выравниванием, то в триггер запоминания 42 записывается сигнал Лог.”0″, соответствующий критерию выравнивания “2 из 3”. Если в цикле передачи передается пять сигналов управления выравниванием, то в триггер запоминания 42 записывается сигнал Лог.”1″, соответствующий критерию выравнивания “3 из 5”. Решение о наличии выравнивания принимается по большинству сигналов Лог.”0″, передаваемых на позициях выравнивания в цикле.

В этом режиме устройство ДС работает следующим образом. Сигналом с выхода НДП ОЗУ 4 триггер 11 устанавливается в нулевое состояние. При отсутствии сигнала о наличии выравнивания устройство ДС работает так же, как было описано ранее для режима непрерывной работы скремблера. Формирование сигнала о наличии выравнивания осуществляется следующим образом. На информационный (вход D) и тактовый (вход К) входы PC 5 поступают соответственно сигналы с информационного входа устройства ДС (вход И) и с выхода инвертора 12. Работа регистра разрешается сигналами позиций управления выравниванием, поступающих с выхода У ОЗУ 4 на разрешающий вход (вход СЕ) PC 5. С соответствующих выходов разрядов регистра поступают сигналы на входы первого 6 и второго 7 МЭ. При выполнении критерия “3 из 5” или “2 из 3″ сигналы Лог.”1″ с выхода первого 6 или второго 7 МЭ поступают на входы мультиплексора 8, управляемого сигналом критерия выравнивания, поступающим с выхода Кр УН 2 на управляющий вход мультиплексора 8. Сигналом Лог.”1″ с выхода мультиплексора 8 разрешается работа элемента И 10, и при поступлении сигнала с выхода В ОЗУ 4 через открытый элемент И 10 на информационный (вход Д) и разрешающий (вход СЕ) входы триггера 11 последний устанавливается в единичное состояние. Сигнал Лог.”1” с выхода триггера 11 поступает на управляющий вход мультиплексора 9, разрешая прохождение сигналов дескремблирующей последовательности с выхода ДП2 ОЗУ 4 на первый вход сумматора по модулю два 3. При поступлении сигнала с выхода НДП ОЗУ 4 на вход R триггера 11 последний вновь устанавливается в нулевое состояние и работа устройства ДС осуществляется так же, как было описано ранее.

Устройство настройки (УН) работает следующим образом.

Режим настройки разрешается сигналом Лог.”0″, который поступает на вход РЕЖ УН и далее на вход инвертора 13, на второй вход элемента И 23 и на первый вход элемента И 37. При этом запрещается прохождение сигнала с входа Т УН на тактовый вход счетчика 43 и сигнала конца цикла с входа КЦ на вход синхронной установки в ноль (вход i.RES) счетчика 43. Сигналом с выхода инвертора 13 разрешается по второму входу работа элементов И 24,…, И 29, И 32 и по третьему входу элемента И 30. Перед настройкой первого 1 и второго 4 ОЗУ по сигналу RES, поступающему с соответствующего входа УН через открытый элемент И 25 на вход RES счетчика 43, последний устанавливается в нулевое состояние. При настройке первого 1 или второго 4 ОЗУ с входа ОЗУ/RG УН сигнал Лог.”1″ поступает на первые входы элементов И 29 и И 30, разрешая их работу по этим входам. При настройке первого ОЗУ 1 с входа А УН сигнал Лог.”0″ поступает на вход инвертора 15 и второй вход элемента И 30, запрещая его работу. С выхода инвертора 15 сигнал Лог.”1″ поступает на третий вход открытого по первому и второму входам элемента И 29. Сигнал Лог.”1″ с выхода элемента И 29 поступает на вторые входы элементов И 33, И 35, разрешая их работу по этим входам, и на первый вход элемента ИЛИ 39, и далее с выхода последнего на вход инвертора 18. С выхода инвертора 18 сигнал Лог.”0″ поступает на выход СЕ1 УН и далее на вход СЕ первого ОЗУ 1, разрешая его работу. С входа ОЕ УН на первый вход открытого элемента И 27 поступает сигнал Лог.”0″. Сигналом Лог.”1″, поступающим с выхода инвертора 17 через выход ОЕ УН на соответствующий вход первого ОЗУ 1, последнее устанавливается в режим записи. При этом выходные управляемые вентили 44-1,…, 44-4 закрыты сигналом, поступающим на их управляющие входы с выхода элемента И 32, выходные управляемые вентили 46-1,…, 46-4 закрыты сигналом, поступающим на их управляющие входы с выхода элемента И 36, управляемый вентиль 50 закрыт сигналом, поступающим на его управляющий вход с выхода инвертора 21, управляемые вентили 51-1,…, 51-4 закрыты сигналом, поступающим на их управляющие входы с выхода инвертора 22, управляемый вентиль триггера запоминания 52 закрыт сигналом, поступающим на его управляющий вход с выхода инвертора 20, выходной управляемый вентиль 45 открыт сигналом, поступающим на его управляющий вход с выхода элемента И 35. Сигнал записи WE поступает с соответствующего входа УН на первый вход открытого элемента И 26 и далее через инвертор 16 и через выход WE УН – на вход записи WE первого ОЗУ 1, осуществляя запись информации, поступающей на вход ДП1 последнего с входа И1 УН через входной вентиль 47-1, выходной управляемый вентиль 45 и выход ДП1 УН. После этого на вход нового адреса (вход НА) УН поступает сигнал, который через открытый элемент И 24 и элемент ИЛИ 41 поступает на тактовый вход счетчика 43, изменяя его состояние. Далее запись данных в первое ОЗУ 1 осуществляется так же, как было описано ранее.

Для определения правильности настройки первого ОЗУ 1 сигналом установки в ноль, поступившем с входа RES УН через открытый элемент И 25 на соответствующий вход счетчика 43, последний устанавливается в нулевое состояние. Далее по сигналу чтения ОЕ, поступившему на вход УН, сигналами, поступающими на управляющие входы, открываются выходные управляемые вентили 44-1,…, 44-4, закрывается выходной управляемый вентиль 45 и открывается управляемый вентиль 50. Также по сигналу чтения, поступившему через открытый элемент И 27, элемент ИЛИ 38, инвертор 17 и выход ОЕ УН на соответствующий вход первого ОЗУ 1, в последнем осуществляется считывание информации. Считанная информация с выхода ДП1 первого ОЗУ 1 через вход ДП1 УН, входной вентиль 48, управляемый вентиль 50, выходной управляемый вентиль 44-1 и выход И1 УН поступает в контроллер ПЭВМ для ее сравнения с исходной. Далее по сигналу, поступившему на вход НА УН, как описано выше, осуществляется смена адресов первого ОЗУ 1 и считывание его данных.

При настройке второго ОЗУ 4 на вход А УН поступает сигнал Лог.”1″. При этом сигналом Лог.”1″, поступающим с выхода инвертора 18 через выход СЕ1 УН на вход выбора СЕ первого ОЗУ 1, запрещается его работа, а сигналом Лог.”0″, поступающим с выхода инвертора 19 через выход СЕ2 УН на вход выбора СЕ второго ОЗУ 4, разрешается работа последнего. При записи информации во второе ОЗУ 4 закрывается выходной управляемый вентиль 45 и управляемый вентиль 50 и открываются выходные управляемые вентили 46-1,…, 46-4, а при чтении – закрываются выходные управляемые вентили 46-1,…, 46-4 и открываются управляемые вентили 51-1,…, 51-4. В остальном настройка второго ОЗУ 4 и правильность его настройки осуществляется так же, как было описано ранее.

При настройке регистра на вход ОЗУ/RG УН поступает сигнал Лог.”0″, через инвертор 14 открывая элемент И 28, сигнал с выхода которого разрешает работу триггера запоминания 42. Сигналами Лог.”1″, поступающими с выходов инверторов 18, 19 соответственно через выходы СЕ1 и СЕ2 на входы СЕ первого 1 и второго 4 ОЗУ, запрещается их работа. Выходные управляемые вентили 45, 46-1,…, 46-4 и управляемые вентили 50, 51-1,…, 51-4 закрыты соответствующими сигналами, поступающими на их управляющие входы. По сигналу записи, поступившему с входа WE УН через открытый элемент И 26 на тактовый вход К триггера запоминания 42, в последнем запоминается информация, поступившая через вход И1 УН и входной вентиль 47-1 на информационный вход (вход D) триггера запоминания 42. Далее по сигналу чтения, поступившему на вход ОЕ УН, сигналом с выхода инвертора 20, поступившим на управляющий вход управляемого вентиля 52, последний открывается, и информация, записанная в триггере запоминания 42, как было описано ранее, поступает в контроллер ПЭВМ для сравнения с исходной.

Режим работы разрешается при поступлении сигнала Лог.”1″ на вход РЕЖ УН. При этом открываются элементы И 23, И 37, разрешая прохождение тактового сигнала и сигнала конца цикла с входов Т и КЦ соответственно на тактовый вход и вход установки в ноль счетчика 43. Также сигналами, поступающими с выходов инверторов 16, 17, 18, 19 через выходы WE, ОЕ, СЕ1, СЕ2 УН на соответствующие входы первого 1 и второго 4 ОЗУ, последние переводятся в режим чтения.

Для технической реализации устройства дескремблирования использованы статические оперативные запоминающие устройства (ОЗУ) импортного производства типа KM68257CJ-15 – фирмы SEC и программируемая пользователем логическая интегральная схема (ППЛИС) XC4020XLA – фирмы XILINX.

Предлагаемое изобретение позволяет осуществить дескремблирование одним устройством цифровых передач информации с различными полиномами синхронизируемых скремблеров с учетом возможного прекращения работы скремблера на позиции выравнивания при его наличии.

Формула изобретения

Устройство дескремблирования, содержащее первое оперативное запоминающее устройство (ОЗУ), устройство настройки (УН), сумматор по модулю два, причем адресные входы первого ОЗУ соединены с соответствующими выходами УН, выход разрешения первого ОЗУ которого, а также выходы записи и чтения соединены с соответствующими входами первого ОЗУ, вход/выход сигналов дескремблирующей последовательности которого соединен с соответствующим входом/выходом УН, входы конца цикла, выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настраиваемого ОЗУ, выбора настройки ОЗУ или регистра, информационные входы/выходы УН являются соответствующими входами устройства дескремблирования, тактовый вход устройства дескремблирования является его тактовым выходом, и соединен с тактовым входом УН, информационный вход устройства дескремблирования соединен со вторым входом сумматора по модулю два, выход которого является информационным выходом устройства дескремблирования, отличающееся тем, что введены второе ОЗУ, регистр сдвига (PC), первый и второй мажоритарные элементы (МЭ), первый и второй мультиплексоры, элемент И, триггер, инвертор, при этом вход/выход сигналов дескремблирующей последовательности первого ОЗУ соединен с вторым входом второго мультиплексора, выход которого соединен с первым входом сумматора по модулю два, входы разрешения, записи, чтения и адресные входы второго ОЗУ соединены с соответствующими выходами УН, вход/выход позиций управления выравниванием второго ОЗУ соединен с соответствующим входом/выходом УН и входом разрешения PC, информационный вход которого соединен с информационным входом устройства дескремблирования, а тактовый – с выходом инвертора, вход которого соединен с тактовым входом устройства дескремблирования, вход/выход позиции выравнивания второго ОЗУ соединен с соответствующим входом УН и вторым входом элемента И, первый вход которого подключен к выходу первого мультиплексора, а выход – к информационному входу и входу разрешения триггера, выходом соединенного с управляющим входом второго мультиплексора, вход/выход позиции начала дескремблирующей последовательности второго ОЗУ соединен с соответствующим входом/выходом УН и входом установки в ноль триггера, тактовым входом подключенного к выходу инвертора, вход/выход сигналов дескремблирующей последовательности второго ОЗУ соединен с соответствующим входом УН и первым входом второго мультиплексора, выходы разрядов PC соединены с соответствующими входами первого и второго МЭ, выходы первого и второго МЭ соединены соответственно с первым и вторым входом первого мультиплексора, управляющий вход которого подключен к выходу критерия выравнивания УН.

РИСУНКИ