Патент на изобретение №2300170

(54) ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР

(57) Реферат:

Изобретение относится к радиотехнике и автоматике и может быть использовано в системах автоматического регулирования параметров промышленных установок. Техническим результатом является повышение точности работы частотно-фазового детектора путем компенсации погрешности от неидентичности и искажения фронтов входных сигналов в двухвходовом интеграторе. Частотно-фазовый детектор содержит D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, лоический элемент ИЛИ, два JK-триггера, инверсные выходы которых подключены к входам логического элемента И-НЕ, прямой выход D-триггера подсоединен к первому входу второго логического элемента И и к J-входам JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ. Входы логического элемента ИЛИ являются входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен к R-входам JK-триггеров, прямые выходы которых подсоединены к вторым входам логических элементов И. С-входы JK-триггеров подключены к входам логического элемента ИЛИ. Выходы логических элементов И подсоединены к входам интегратора, выход которого является выходом частотно-фазового детектора. 3 ил.

Изобретение относится к радиотехнике и автоматике и может быть использовано в системах автоматического регулирования параметров промышленных установок.

Известен частотно-фазовый детектор, содержащий четыре D-триггера и логический элемент И-НЕ, в котором первая входная клемма соединена с С-входом первого D-триггера и R-входом второго D-триггера. Вторая входная клемма детектора соединена с С-входом второго D-триггера и R-входом первого D-триггера. Прямой выход первого D-триггера соединен с D-входом третьего D-триггера и первой выходной клеммой детектора. С-вход третьего D-триггера соединен с R-входом первого D-триггера, прямой выход – с второй выходной клеммой детектора, а инверсный выход – с первым входом элемента И-НЕ, выход которого соединен с третьей выходной клеммой детектора, второй вход соединен с инверсным выходом четвертого D-триггера. Прямой выход последнего соединен с четвертой выходной клеммой детектора, С-вход – с R-входом второго D-триггера, а D-вход – с прямым выходом второго D-триггера и пятой выходной клеммой детектора [1].

Недостатком указанного частотно-фазового детектора является низкая точность.

Известен также частотно-фазовый детектор, содержащий первый и второй D-триггеры, входы синхронизации которых являются входами частотно-фазового детектора, а информационные D-входы D-тригтеров являются входами логической единицы, элемент И-НЕ, входы которого соединены с прямыми выходами первого и второго D-триггеров, а выход – с входами сброса D-триггеров, четыре резистора, два конденсатора и операционный усилитель, выход которого является выходом частотно-фазового детектора, причем инверсный выход первого D-триггера соединен через последовательно подсоединенные первый и второй резисторы с прямым выходом второго D-триггера, а точка соединения первого и второго резисторов подключена к инвертирующему входу операционного усилителя и первому выводу первого конденсатора, другой вывод которого соединен с выходом операционного усилителя, прямой выход первого D-триггера соединен через последовательно подключенные третий и четвертый резисторы с инверсным выходом второго D-триггера, а точка соединения третьего и четвертого резисторов подключена к неинвертирующему входу операционного усилителя и к первому выводу конденсатора, другой вывод которого подключен к общей шине [2].

Недостатком указанного частотно-фазового детектора является низкая точность.

Наиболее близким по технической сущности и достигаемому результату к заявляемому изобретению является импульсный частотно-фазовый детектор, который содержит D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-триггера, прямой выход которого подсоединен к первому входу первого логического элемента И, дополнительных два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ. Логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-вход первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора [3].

Недостатком указанного частотно-фазового детектора является низкая точность, обусловленная погрешностью от влияния следующих факторов:

1. Неидентичность фронтов входных импульсов;

2. Зависимость коэффициентов передачи блоков задержки от частоты и искажение ими формы сигналов.

Заявляемое изобретение решает задачу создания частотно-фазового детектора, лишенного указанного выше недостатка.

Техническим результатом, достигаемым при использовании заявляемого изобретения, является повышение точности работы за счет исключения влияния перечисленных факторов на выходной сигнал частотно-фазового детектора.

Поставленная цель достигается тем, что в частотно-фазовый детектор, содержащий D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-тригера, прямой выход которого подсоединен к первому входу первого логического элемента И, введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-тригера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.

Сопоставительный анализ с прототипом показывает, что заявляемый частотно-фазовый детектор отличается тем, что в него дополнительно введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.

Таким образом, заявляемый частотно-фазовый детектор соответствует критерию изобретения «Новизна».

Сравнение заявляемого технического решения с другими техническими решениями в данной области не позволило выявить в них признаки, отличающие заявляемый частотно-фазовый детектор от прототипа. Это позволяет сделать вывод о соответствии критерию «Изобретательский уровень».

На фиг.1 приведена структурная электрическая схема частотно-фазового детектора, на фиг.2 и 3 – временные диаграммы, поясняющие его работу.

Частотно-фазовый детектор содержит логический элемент ИЛИ 1, D-триггер 2, два JK-триггера 3, 4, два логических элемента И 5, 7, логический элемент И-НЕ 6 и интегратор 8.

Первый и второй входы логического элемента ИЛИ являются первым и вторым входами частотно-фазового детектора и подключены к С-входам первого и второго JK-триггеров 3 и 4 соответственно. Выход логического элемента ИЛИ 1 подключен к С-входу D-триггера 2, D-вход которого подсоединен к источнику сигнала логической единицы. Прямой выход D-триггера 2 подсоединен одновременно к J-входам первого и второго JK-триггеров 3, 4 и к первому входу первого логического элемента И 5. Инверсный выход D-триггера 2 подсоединен одновременно к К-входам первого и второго JK-триггеров 3, 4. Инверсные выходы первого и второго JK-триггеров 3, 4 подсоединены к первому и второму входам логического элемента И-НЕ 6, выход которого подключен одновременно к R-входу D-триггера 2 и S-входам первого и второго JK-триггеров 3, 4. Прямые выходы первого и второго JK-триггеров 3, 4 подсоединены к вторым входам первого и второго логических элементов И 5 и 7 соответственно. Выходы первого и второго логических элементов И 5 и 7 подключены к первому и второму входам интегратора 8, выход которого является выходом частотно-фазового детектора.

Частотно-фазовый детектор работает следующим образом.

В исходном состоянии на прямых выходах логического элемента ИЛИ 1, D-тригтера 2, инверсных выходах JK-триггеров 3, 4, на выходе логических элементов И 5, 6 присутствуют сигналы логического нуля, а на инверсном выходе D-триггера 2 прямых выходах JK-триггеров 3, 4 и на выходе логического элемента И-НЕ – сигналы логической единицы. Выходной сигнал интегратора 8 равен нулю. D-триггер 2 и JK-триггеры 3, 4 работают в режиме приема и хранения информации.

На первый и второй входы логического элемента ИЛИ 1 поступают импульсные сигналы U_вх1 и U_вх2 частоты f₁ и f₂ соответственно. На фиг.2 и 3 через и обозначены полупериоды входных сигналов U_вх1 и U_вх2, а через ₁ и ₂ – соответственно их начальные фазы.

Первый случай. Пусть частота f₁ сигнала U_вх1 больше частоты f₂ (фиг.2). На выходе логического элемента ИЛИ 1 формируется последовательность импульсов, полученных логическим сложением сигналов U_вх1 и U_вх2. Выходной сигнал U₁ логического элемента ИЛИ 1 подается на С-вход D-триггера 2, который по переднему фронту первого импульса (повторяет передний фронт входного сигнала меньшей фазы) установится в единичное состояние. Прямой выходной сигнал D-триггера 2 U_2-1 поступает одновременно на J-входы первого и второго JK-триггеров 3 и 4 и на первые входы логических элементов 5, 7. Сигнал U_2-2 с инверсного выхода D-триггера 2 подается одновременно на К-входы первого и второго JK-триггеров 3 и 4, на С-входы которых поступают входные сигналы U_вх1 и U_вх2 соответственно. При комбинации сигналов на входах J=1, K=0 по спаду сигналов U_вх1 и U_вх2 JK-триггеры 3 и 4 соответственно установятся в состояние логического нуля [4]. Инверсные выходные сигналы JK-триггеров 3 и 4 U_3-2 и U_4-2 подаются на первый и второй входы логического элемента И-НЕ 6. В момент совпадения уровней логической единицы на входах логического элемента И-НЕ 6 на его выходе формируется сигнал сброса U₆, который поступает одновременно на R-входы D-триггера 2 и S-входы JK-триггеров 3 и 4 и установит их (сбрасывает) в исходное состояние. Прямые выходные сигналы U_3-1 и U_4-1 JK-триггеров 3 и 4 подаются на вторые входы логических элементов И 5, 7. На выходе логического элемента И 5 формируются импульсы U₅, полученные логическим умножением сигналов U_2-1 и U_3-1. На выходе логического элемента И 7 формируются импульсы U₇, полученные логическим умножением сигналов U_2-1 и U_4-1. На первый и второй входы интегратора 8 поступают импульсные сигналы U₅ и U₇ соответственно. Начала импульсов (нижний предел интегрирования) U₅ и U₇ совпадают с моментами переключения по переднему фронту входного сигнала меньшей фазы D-триггера 2 в единичное состояние. Это позволяет полностью исключить (компенсировать в интеграторе) влияние неидентичности передних фронтов сигналов U_вх1 и U_вх2 на точность частотно-фазового детектора. Концы импульсов U₅ и U₇ (верхние пределы интегрирования) совпадают с моментами переключения к фронтам импульсов JK-триггеров 3, 4 по спаду входных сигналов U_вх1 и U_вх2 соответственно в нулевое состояние. Это позволяет уменьшить влияние неидентичности задних фронтов входных сигналов U_вх1 и U_вх2 на точность частотно-фазового детектора. После интегрирования на выходе интегратора 8 формируется в виде переменного напряжения отрицательной полярности однозначная информация о частотно-фазовом соотношении входных сигналов U_вх1 и U_вх2.

Работа частотно-фазового детектора для случаев f₁2 (фиг.3) и f₁=f₂ (временная диаграмма не приводится) ничем не отличается от работы для описанного случая f₁>f₂. Поэтому описание работы для этих случаев опускается. Отметим только, что в случаях f₁2 и f₁=f₂ на выходе интегратора 8 снимается в виде переменного напряжения определенной полярности однозначная информация о частотно-фазовом и фазовом соотношениях входных сигналов U_вх1 и U_вх2.

Введение новой совокупности признаков позволяет повысить точность работы частотно-фазового детектора компенсированием названной выше погрешности в двухвходовом интеграторе, выбрав нижними пределами интегрирования по первому и второму входам момент перехода через нуль с низкого уровня на высокий уровень входного сигнала меньшей фазы и верхними пределами интегрирования – соответственно моменты переходов через нуль с высокого уровня на низкий уровень сигналов U_вх1 и U_вх2. Кроме того, точность работы частотно-фазового детектора повышается компенсированием в интеграторе температурной погрешности и погрешности от импульсных помех.

Источники информации

1. Авторское свидетельство №1203685, Н03D 13/00, 07.01.1986.

2. Авторское свидетельство №1406717, Н03D 13/00, 30.06.1988.

3. Авторское свидетельство №1095351, H03D 13/00, 30.05.1984 (прототип).

4. Гольденберг А.М. Импульсные устройства. М.: Радио и связь, 1981.

Формула изобретения

Частотно-фазовый детектор, содержащий D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-триггера, прямой выход которого подсоединен к первому входу первого логического элемента И, отличающийся тем, что в него введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 18.01.2008

Извещение опубликовано: 27.08.2009 БИ: 24/2009