Патент на изобретение №2294558

(54) ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ

(57) Реферат:

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение структуры устройства за счет уменьшения числа информационных входов в n раз, а также исключение зависимости между длительностью такта вычисления и количеством аргументов реализуемых функций. Устройство содержит n логических элементов ИЛИ, (n-1) логических элементов И, n-разрядный регистр. 1 табл., 2 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию ₂=х₁х₂х₁х₃х₂х₃, зависящую от трех аргументов – входных двоичных сигналов х₁, х₂, х₃{0, 1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов х₁,…, x_n{0, 1}.

₁,…, x_n{0, 1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся сложная структура и зависимость длительности такта вычисления от количества n аргументов реализуемых функций, поскольку, соответственно, прототип имеет n информационных входов и длительность такта вычисления определяется выражением t=t_p+(n-1)·t_э, где t_p и t_э есть длительности задержек, вносимых регистром и логическим элементом.

Техническим результатом изобретения является упрощение структуры за счет уменьшения числа информационных входов в n раз, а также исключение зависимости между длительностью такта вычисления и количеством аргументов реализуемых функций.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-разрядный регистр, n-1 логических элементов И и n-1 логических элементов ИЛИ, особенность заключается в том, что в него введен n-й логический элемент ИЛИ, причем k-й выход n-разрядного регистра соединен со вторым входом k-го логического элемента ИЛИ и вторым входом k-го логического элемента И, а n-й выход n-разрядного регистра подключен к второму входу n-го логического элемента ИЛИ, выход k-го логического элемента И соединен с первым входом (k+1)-го логического элемента ИЛИ, а выход i-го логического элемента ИЛИ подключен к i-му входу n-разрядного регистра и образует i-й выход логического вычислителя, подсоединенного первым, вторым управляющими и информационным входами соответственно к входу сброса, входу записи n-разрядного регистра и объединенным первому входу первого логического элемента ИЛИ, первым входам первого – (n-1)-го логических элементов И.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит n логических элементов ИЛИ 1₁,…, 1_n, n-1 логических элементов И 2₁,…, 2_n-1 и n-разрядный регистр 3, причем выход элемента 2_k соединен с первым входом элемента 1_k+1, второй вход элемента 2_k соединен с k-ым выходом регистра 3, второй вход элемента 1_i соединен с i-ым выходом регистра 3, выход элемента 1_i подсоединен к i-му входу регистра 3, первые входы элементов 2₁,…, 2_n-1, и 1₁ подсоединены к информационному входу логического вычислителя, выход элемента 1, является i-ым выходом логического вычислителя, первый и второй управляющие входы которого соединены соответственно с входом сброса и входом записи регистра 3.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы Y₁, Y₂{0, 1} (фиг.2), причем период Т сигнала Y₂ должен удовлетворять условию Т>t, где t=t_p+2t_э, а t_p и t_э есть длительности задержек, вносимых регистром и логическим элементом. Синхронно с задним фронтом импульса сигнала Y₁ и передними фронтами первого,…, (n-1)-го импульсов сигнала Y₂ на информационный вход логического вычислителя последовательно подаются двоичные сигналы X₁ и Х₂,…, Х_n соответственно (фиг.2). Тогда сигнал на выходе элемента 1_i будет определяться рекуррентным выражением

где есть номер момента времени t_j (фиг.2); W_i0=0.

В представленной ниже таблице приведены значения выражения (1) при n=4.

W11=x1	W12=x1x2	W13=x1x2x3	W14=x1x2x3x4
W21=0	W22=x1x2	W23=x1x2x1x3x2x3	W24=x1x2x1x3x1x4x2x3x2x4x3x4
W31=0	W32=0	W33=x1x2x3	W34=x1x2x3x1x2x4x1x3x4x2x3x4
W41=0	W42=0	W43=0	W44=x1x2x3x4

Таким образом, на первом, втором,…, n-ом выходах предлагаемого логического вычислителя при j=n соответственно имеем:

где ₁,…, _n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974.). Отметим, что обнуление выходных сигналов регистра 3 и загрузка в него данных происходят соответственно по низкому уровню сигнала на входе сброса и по положительному перепаду (из “0” в “1”) сигнала на входе записи, поэтому указанный регистр может быть аппаратно выполнен с помощью, например, микросхемы КР1533ИР38.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один информационный вход. Кроме того, в предлагаемом логическом вычислителе отсутствует зависимость между длительностью такта вычисления и количеством n аргументов реализуемых функций, поскольку эта длительность определяется выражением t=t_p+2t_э.

Формула изобретения

Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, содержащий n-разрядный регистр, n-1 логических элементов И и n-1 логических элементов ИЛИ, отличающийся тем, что в него введен n-й логический элемент ИЛИ, причем k-й выход n-разрядного регистра соединен со вторым входом k-го логического элемента ИЛИ и вторым входом k-го логического элемента И, а n-й выход n-разрядного регистра подключен к второму входу n-го логического элемента ИЛИ, выход k-го логического элемента И соединен с первым входом (k+1)-го логического элемента ИЛИ, а выход i-го логического элемента ИЛИ подключен к i-му входу n-разрядного регистра и образует i-й выход логического вычислителя, подсоединенного первым, вторым управляющими и информационным входами соответственно к входу сброса, входу записи n-разрядного регистра и объединенным первому входу первого логического элемента ИЛИ, первым входам первого – (n-1)-го логических элементов И.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 04.11.2007

Извещение опубликовано: 10.05.2009 БИ: 13/2009