Патент на изобретение №2294009
|
||||||||||||||||||||||||||||||||
(54) ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ
(57) Реферат:
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является повышение быстродействия. Устройство содержит логические элементы ИЛИ, логические элементы И, D-триггеры. 2 ил., 1 табл.
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Известны логические вычислители (см., например, патент РФ 2248035, кл. G 06 F 7/38, 2005 г.), которые реализуют n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов. К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2248036, кл. G 06 F 7/38, 2005 г.), который содержит n-1 логических элементов И, n-1 логических элементов ИЛИ, n-1 D-триггеров и реализует n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов. К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением Техническим результатом изобретения является повышение быстродействия. Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, особенность заключается в том, что неинвертирующий выход i-го На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы. Логический вычислитель содержит логические элементы И 11, …, 1n-1, логические элементы ИЛИ 21, …, 2n-1 и D-триггеры 31, …, 3n-1, причем неинвертирующий выход D-триггера 3i Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y1, y2
где
Таким образом, на первом, втором, …, n-м выходах предлагаемого логического вычислителя при j=n соответственно имеем W1n= W2n= …………………… V(n-1)n= где Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, и обладает более высоким по сравнению с прототипом быстродействием, так как реализует указанные функции за n тактов вычислений, максимальная длительность каждого из которых определяется выражением
Формула изобретения
Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, содержащий n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, отличающийся тем, что неинвертирующий выход i-го
РИСУНКИ
MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Дата прекращения действия патента: 26.11.2007
Извещение опубликовано: 10.05.2009 БИ: 13/2009
|
||||||||||||||||||||||||||||||||
t=
D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го 
логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.
{0, 1} (фиг.2), причем период Т сигнала у2 должен удовлетворять условию Т>
есть номер момента времени tj (фиг.2); V0j=хj; Wi0=0. В представленной ниже таблице приведены значения выражений (1) при n=4.
x2
1=x1
D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го 
логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.
