Патент на изобретение №2156992

(54) ПРОПОРЦИОНАЛЬНО-ИНТЕГРАЛЬНО-ДИФФЕРЕНЦИАЛЬНЫЙ РЕГУЛЯТОР С ОГРАНИЧЕНИЯМИ ВЫХОДНЫХ СИГНАЛОВ

(57) Реферат:

Изобретение относится к автоматическому регулированию, а именно к пропорционально-интегрально-дифференциальным (ПИД) устройствам управления с ограничениями выходных сигналов и защитой их от насыщения. Технический результат заключается в повышении качества регулирования и расширении функциональных возможностей регулятора. ПИД-регулятор содержит интегратор, дифференциатор, три сумматора, нелинейный ограничитель, два релейных элемента, переключатель параметров, три элемента ИЛИ и делитель. В регуляторе обеспечивается оптимальное соотношение между приращениями интегральной и дифференциальной составляющих закона регулирования в процессе ограничения (сброса) выходного сигнала регулятора. 2 ил.

Изобретение относится к автоматическому регулированию, а именно к пропорционально-интегрально-дифференциальным (ПИД) устройствам управления с ограничениями выходных сигналов и защитой их от насыщения, и может быть использовано при автоматизации различных технологических процессов.

Известны ПИД-регуляторы, содержащие усилители, интегратор, дифференциатор, сумматоры, релейные и нелинейные элементы, например ПД/ПИД-регулятор с системой ограничения дифференцирования [патент ПНР N 73281, кл. G 05 В 11/42, 1975] , в котором сигнал, приводящий в действие схему ограничения интегрирования, выдается лишь тогда, когда сигнал дифференцирования близок к нулю.

Однако такие регуляторы обладают сложной конструкцией и не обеспечивают установку необходимого соотношения между изменениями выходных сигналов интегратора и дифференциатора в процессе ограничения выходного сигнала всего регулятора, что снижает точность процесса регулирования.

Известны также ПИД-регуляторы, содержащие параллельно соединенные интегратор и дифференциатор, а также усилитель, выходы которых подключены к входам сумматора, выход которого соединен с нелинейным ограничителем и входом релейного элемента [авт. свид. СССР N 696410, кл. G 05 В 11/36, Бюл. изобр. N 41, 1979].

Однако в известном регуляторе содержатся дополнительные сумматоры и нелинейный блок, с помощью которых при выходе сигнала регулятора за установленные пределы прекращается процесс интегрирования. Кроме того, когда выходной сигнал регулятора достигает одного из пределов ограничения, предотвращается дальнейшие увеличение выходного сигнала дифференциатора. В этом случае выходной сигнал дифференциатора, являющийся составной частью выходного сигнала регулятора и вызывающий срабатывание схемы ограничения интегрирования, приводит к нежелательному изменению интегральной составляющей. Это явление весьма неблагоприятно, так как ведет к значительному ухудшению качества регулирования.

Наиболее близким по технической сущности к предлагаемому является ПИД-регулятор с ограничениями выходных сигналов и защитой их от насыщения, содержащий параллельно соединенные интегратор и дифференциатор, а также усилитель, выходы которых подключены к входам первого сумматора, выход которого соединен с нелинейным ограничителем и входом первого релейного элемента, переключатель параметров, три элемента ИЛИ и второй релейный элемент, задающие входы которого соединены с первым и вторым задающими каналами, а также с задающими входами нелинейного ограничителя, вход второго релейного элемента соединен с выходом интегратора, первый и второй управляющие входы которого соединены с выходами соответственно первого и второго элементов ИЛИ, выход третьего элемента ИЛИ через переключатель параметров подключен к входу изменения параметров дифференциатора, входы первого элемента ИЛИ соединены с первыми выходами первого и второго релейных элементов, входы второго элемента ИЛИ – со вторыми выходами первого и второго релейных элементов, а входы третьего элемента ИЛИ соединены с первым и вторым выходами первого релейного элемента [патент РФ N 2120654, кл. G 05 В 11/36, Бюл. изобр. N 29, 1998].

Однако в известном регуляторе при больших коэффициентах усиления (К >> 1) пропорциональной части (или больших ошибках регулирования или при наличии больших по амплитуде импульсных помех) в процессе ограничения выходного сигнала первого сумматора (всего регулятора) будут происходить недопустимо большие (“вредные”) изменения интегральной составляющей выходного сигнала регулятора, что приведет к снижению устойчивости процесса регулирования и к ухудшению качества регулирования.

Для повышения качества автоматической системы регулирования (АСР) с ограниченными управляющими воздействиями необходимо регулировать (настраивать) масштаб изменения интегральной составляющей закона управления в процессе возвращения выходного сигнала регулятора в заданные пределы. Кроме того, при отходе исполнительного механизма АСР от его крайнего положения в системе управления не должно быть излишнего упреждающего воздействия, а момент начала этого отхода должен зависеть от величины ошибки регулирования таким образом, чтобы качество управления также увеличивалось.

В предлагаемом ПИД-регуляторе, содержащем параллельно соединенные интегратор и дифференциатор, а также усилитель, выходы которых подключены к входам первого сумматора, выход которого соединен с нелинейным ограничителем и входом первого релейного элемента, переключатель параметров, три элемента ИЛИ и второй релейный элемент, задающие входы которого соединены с первым и вторым задающими каналами, а также с задающими входами нелинейного ограничителя, вход второго релейного элемента соединен с выходом интегратора, первый и второй управляющие входы которого соединены с выходами соответственно первого и второго элементов ИЛИ, выход третьего элемента ИЛИ через переключатель параметров подключен к входу изменения параметров дифференциатора, входы первого элемента ИЛИ соединены с первыми выходами первого и второго релейных элементов, входы второго элемента ИЛИ – со вторыми выходами первого и второго релейных элементов, а входы третьего элемента ИЛИ соединены с первым и вторым выходами первого релейного элемента, дополнительно установлены делитель, второй и третий сумматоры, первые плюсовые входы которых через делитель соединены с выходом усилителя, вторые плюсовые входы соединены соответственно с первым и вторым задающими каналами, при этом третий плюсовой вход второго сумматора соединен с третьим задающим каналом, минусовой вход третьего сумматора соединен с четвертым задающим каналом, а выходы второго и третьего сумматоров подключены к задающим входам первого релейного элемента.

На фиг. 1 представлена блок-схема регулятора, на фиг. 2 – его временные диаграммы работы (для коэффициента K₁ делителя, равного 0,5) при отключенном дифференциаторе (постоянная времени дифференцирования Т_Д равна нулю) и при длительно действующем положительном входном сигнале (ошибка регулирования), когда выходные сигналы интегратора и регулятора достигают верхних пределов изменения P_В, P_В1. При длительно действующем отрицательном входном сигнале, когда выходные сигналы достигают нижних пределов изменения P_Н, P_Н1, временные диаграммы выглядят аналогично и будут симметричными относительно оси времени t.

ПИД-регулятор содержит усилитель 1 (пропорциональная часть регулятора), интегратор 2, дифференциатор 3, сумматор 4, нелинейный ограничитель 5, первый и второй релейные элементы 6,7, первый, второй и третий элементы ИЛИ 8-10 и переключатель 11 параметров дифференциатора (его постоянной времени Т_Д), делитель 12, второй и третий сумматоры 13, 14. Переключатель параметров 11 может представлять собой, например, переключающее реле, которое коммутирует два резистора в RC-цепи, на базе которой обычно реализуется дифференцирующее звено.

Вход регулятора (ошибка регулирования) соединен с входом усилителя 1 и основными входами интегратора 2 и дифференциатора 3. Выходы блоков 1, 2, 3 подключены к входам первого сумматора 4, выход U которого соединен с входом нелинейного ограничителя 5 и входом первого релейного элемента 6, первый выход P₁ которого соединен с первыми входами первого и третьего элементов ИЛИ 8, 10. Второй вход третьего элемента ИЛИ 10 подключен ко второму выходу P₂ первого релейного элемента 6 и первому входу второго элемента ИЛИ 9, другой вход которого подключен ко второму выходу P_К2 второго релейного элемента 7, вход которого соединен с выходом интегратора 2, первый P_И1 и второй P_И2 управляющие входы которого подключены к выходам соответственно первого 8 и второго 9 элементов ИЛИ. Первый выход P_К1 второго релейного элемента 7 соединен с другим входом первого элемента ИЛИ 8. Выход третьего элемента ИЛИ 10 соединен с входом переключателя параметров 11, выход которого соединен с входом изменения параметров Т_Д дифференциатора 3. Выход нелинейного ограничителя 5 подключен к выходному каналу регулятора Y. Настройка верхнего P_В и нижнего P_Н пределов изменения выходного сигнала U₁ интегратора 2 и выходного сигнала Y регулятора производится через задающие входы блоков 5, 7 от первого и второго задающих каналов P_В, P_Н. Настройка верхнего и нижнего пределов изменения выходного сигнала U сумматора 4 производится через задающие входы P_В1, P_Н1 блока 6 с выходов второго и третьего сумматоров 13, 14. Первые плюсовые входы сумматоров 13,14 через делитель 12 соединены с выходом усилителя 1, вторые плюсовые входы соединены соответственно с первым и вторым задающими каналами P_В, P_Н, третий плюсовой вход второго сумматора соединен с третьим задающим каналом _B, минусовой вход третьего сумматора соединен с четвертым задающим каналом _H.
Пределы изменения (P_Н1, P_В1) выходного сигнала U сумматора 4 расширены по сравнению с пределами изменения (P_Н, P_В) выходных сигналов U₁ интегратора и Y регулятора, то есть _B>0 и _Н>0. Кроме того, пределы изменения выходного сигнала U сумматора 4 являются “плавающими” и будут зависеть от выходного сигнала К пропорциональной части 1 и коэффициента деления K₁ делителя 12. При увеличении выходного сигнала P делителя 12 (P= K₁K) (по какой-либо причине эти плавающие пределы (P_Н1, P_В1) будут расширяться, так как являются выходными сигналами сумматоров 13, 14:
Регулятор работает следующим образом.

Входным сигналом регулятора является сигнал рассогласования между заданным и текущим значениями регулируемого параметра. Входной сигнал поступает одновременно на входы усилителя 1 (пропорциональное звено), интегратора 2 и дифференциатора 3, выходные сигналы которых подаются на входы первого сумматора 4 и образуют выходной сигнал U, который в линейном режиме является алгебраической суммой пропорциональной, интегральной и дифференциальной составляющих закона регулирования. При этом выходной сигнал U сумматора 4 находится в заданных пределах (P_Н1, P_В1), расширенных по сравнению с заданными пределами (P_Н, P_В) изменения выходных сигналов U₁ интегратора и Y регулятора, которые также находятся внутри своих заданных пределов (P_Н, P_В). Логические сигналы P₁, P₂ на выходах первого и P_К1, P_К2 на выходах второго релейных элементов 6, 7 равны нулю. Следовательно, равны нулю сигналы на выходах всех трех элементов ИЛИ, а значит, отсутствуют сигналы на входе переключателя 11 параметров дифференциатора и на обоих управляющих входах P_И1, P_И2 интегратора. Интегратор 2 и дифференциатор 3 реализуют обычные стандартные операции интегрирования и дифференцирования входного сигнала регулятора с заданными значениями постоянных времени Т_И и Т_Д.

Выходной сигнал Y регулятора повторяет выходной сигнал U сумматора 4, если U находится в заданных пределах (P_Н, P_В), и

если сигнал U вышел за заданные пределы (P_Н, P_В)
Уровни ограничения выходных сигналов регулятора Y и интегратора U₁ определяются уровнями сигналов, поступающих из задающих каналов P_В и P_Н. Расширенные уровни ограничения выходного сигнала U сумматора 4 определяются уровнями сигналов, поступающих из задающих каналов P_B+_B и P_H–_H, где _B>0 и _H>0. Регулятор реализует линейный ПИД-закон управления – см. фиг. 2, отрезки времени t t₁ и t t₇.

Когда выходной сигнал U₁ интегратора 2, изменяясь, становится больше верхнего предела P_В, на выходе P_К1 второго релейного элемента 7 появляется логический сигнал “единица” (т.е. P_К1 = “1”), которая через первый элемент ИЛИ 8 поступает на первый управляющий вход P_И1 интегратора 2. Сигнал P_И1 = “1” дает команду на принудительное уменьшение с заданной скоростью выходного сигнала U₁ интегратора 2 до верхнего граничного уровня P_В, т.е. возвращает U₁ в заданные пределы (P_Н, P_В). Такая ситуация возникает в предлагаемом ПИД-регуляторе при небольших, но длительно действующих ошибках регулирования : при K_B+P, где К – коэффициент передачи усилителя 1 (пропорциональной части), P – выходной сигнал делителя 12 – см. фиг. 2, отрезок времени t₁ -t₄, на отрезке t₃ – t₄ показан граничный случай при K = _B+P.
Аналогично при выходе сигнала U₁ за нижний предел P_Н на выходе P_К2 релейного элемента 7 появляется логическая “единица”, которая через второй элемент ИЛИ 9 поступает на второй управляющий вход P_И2 интегратора, что приводит к “принудительному” увеличению с заданной скоростью выходного сигнала U₁ интегратора и возвращению его в заданные пределы (P_Н, P_В). Такая ситуация возникает при небольших (по модулю), но также длительно действующих ошибках регулирования : при
Когда выходной сигнал U сумматора 4, изменяясь, становится больше верхнего расширенного предела P_В1, на выходе P₁ первого релейного элемента 6 появляется логический сигнал “единица”, которая через первый элемент ИЛИ 8 поступает на первый управляющий вход P_И1 интегратора и через третий элемент ИЛИ 10 и переключатель параметров 11 – на вход изменения параметров Т_Д дифференциатора 3. В дифференциаторе устанавливается малая постоянная времени дифференцирования Т_Д1, близкая к нулю, в результате чего дифференциальная составляющая U₂ выходного сигнала ПИД-регулятора будет быстро уменьшаться до нуля, способствуя уменьшению выходного сигнала U первого сумматора 4 до верхнего расширенного граничного уровня P_В1. Одновременно с этим по команде P_И1 = “1” происходит уменьшение интегральной составляющей U₁ выходного сигнала ПИД-регулятора. Совокупное действие этих эффектов уменьшения U₁ и U₂ уменьшает выходной сигнал U сумматора 4 до верхнего граничного уровня P_В1, то есть возвращает его в заданные расширенные пределы (P_Н1, P_В1). На фиг. 2 (отрезок времени t₄ – t₇) показаны диаграммы работы ПИД-регулятора (для коэффициента деления K₁ = 0,5 делителя 12) при отключенном дифференциаторе 3 (время Т_Д 0) и при больших ошибках регулирования K>_B+P, где для удержания выходного сигнала U сумматора 4 на верхнем расширенном граничном уровне P_В1 выходной сигнал U₁ интегратора уменьшается на величину
U₁= K-(_B+P) = (1-K₁)K–_B,
так как P= K₁K.
По сравнению с известной схемой (прототипом) выходной сигнал U₁ интегратора уменьшается на меньшую величину, определяемую сигналом P с выхода делителя 12. Из последнего выражения видно, что при K₁ 1 выход U₁ интегратора уменьшаться не будет, то есть за расширенные пределы сигналы выходить не будут. При K₁ = 0 предлагаемая схема реализует алгоритм известной схемы (прототип).

Аналогично при выходе сигнала U сумматора 4 за нижний расширенный предел P_Н1, на выходе P₂ первого релейного элемента 6 появляется логическая “единица”, которая через второй элемент ИЛИ 9 поступает на второй управляющий вход P_И2 интегратора и через третий элемент ИЛИ 10 и переключатель параметров 11 – на вход изменения параметров Т_Д дифференциатора 3. В дифференциаторе также устанавливается малая постоянная времени Т_Д1, близкая к нулю, в результате чего дифференциальная составляющая U₂ выходного сигнала ПИД-регулятора будет быстро увеличиваться до нуля (уменьшаться по абсолютной величине), способствуя увеличению выходного сигнала U сумматора 4 до нижнего расширенного граничного уровня P_Н1. Одновременно с этим по команде P_И2 = “1” происходит увеличение интегральной составляющей U₁ выходного сигнала ПИД-регулятора. Совокупное действие этих эффектов увеличения U₁ и U₂ увеличивает выходной сигнал U сумматора 4 до нижнего расширенного граничного уровня P_Н1, т.е. возвращает его в заданные расширенные пределы (P_Н1, P_В1).

Исследования предлагаемого ПИД-регулятора совместно с моделью объекта управления показывают, что в процессе возвращения выходного сигнала регулятора в заданные пределы дифференциальную составляющую U₂ следует также изменять в 5-10 раз быстрее, чем интегральную составляющую U₁. Это соотношение устанавливают с помощью выбора значения малой постоянной времени дифференциатора Т_Д1 и выбором скоростей принудительного увеличения и уменьшения интегральной составляющей по соответствующим командам P_И1 и P_И2.

Расширение заданных пределов изменения (P_Н1, P_В1) выходного сигнала U первого сумматора по сравнению с заданными пределами изменения (P_Н, P_В) выходного сигнала Y регулятора позволяет устранить излишнее упреждающее воздействие в системе управления при отходе исполнительного механизма от его крайних положений, соответствующих сигналам P_Н и P_В на выходе Y регулятора. При этом все изменения выходного сигнала U сумматора 4 в процессе его ограничения на границах расширенного диапазона не проходят на выход регулятора через нелинейный ограничитель 5 и не могут воздействовать на регулируемый параметр. Поэтому предлагаемый регулятор обеспечивает существенное улучшение динамических характеристик систем регулирования технологических параметров.

Кроме того, происходящие (в процессе ограничения выходного сигнала первого сумматора) изменения выходного сигнала интегратора будут более плавными и регулируемыми с помощью коэффициента деления K₁ делителя 12. При K₁ 1 ограничения выходного сигнала первого сумматора не будет, а, значит, не будет сброса выходного сигнала интегратора. При K₁ = 0 предлагаемая схема реализует известный алгоритм. Таким образом, предлагаемая схема дополнительно расширяет функциональные возможности регулятора.

По сравнению с известными, предлагаемый регулятор особенно эффективным будет при больших коэффициентах усиления пропорциональной его части, имеет простую конструкцию и наряду с согласованными ограничениями выходных сигналов регулятора обеспечивает дополнительно защиту от насыщения динамических составляющих закона управления, что улучшает динамику процессов регулирования вследствие реализации регулятора с “антинасыщением”. При этом простыми средствами обеспечивается оптимальное соотношение между приращениями интегральной и дифференциальной составляющих закона регулирования в процессе ограничения (сброса) выходного сигнала регулятора, что способствует повышению точности регулятора.

Предлагаемый ПИД-регулятор с “плавными” и регулируемыми ограничениями выходных сигналов и защитой их от насыщения можно выполнить на элементах цифровой и микропроцессорной техники, и даже на элементах и модулях промышленной пневмоавтоматики его реализация не вызывает затруднений.

Формула изобретения

Пропорционально-интегрально-дифференциальный регулятор с ограничениями выходных сигналов, содержащий параллельно соединенные интегратор и дифференциатор, а также усилитель, выходы которых подключены к входам первого сумматора, выход которого соединен с нелинейным ограничителем и входом первого релейного элемента, переключатель параметров, три элемента ИЛИ и второй релейный элемент, задающие входы которого соединены с первым и вторым задающими каналами, а также с задающими входами нелинейного ограничителя, вход второго релейного элемента соединен с выходом интегратора, первый и второй управляющие входы которого соединены с выходами соответственно первого и второго элементов ИЛИ, выход третьего элемента ИЛИ через переключатель параметров подключен к входу изменения параметров дифференциатора, входы первого элемента ИЛИ соединены с первыми выходами первого и второго релейных элементов, входы второго элемента ИЛИ – со вторыми выходами первого и второго релейных элементов, а входы третьего элемента ИЛИ соединены с первым и вторым выходами первого релейного элемента, отличающийся тем, что он дополнительно содержит делитель, второй и третий сумматоры, первые плюсовые входы которых через делитель соединены с выходом усилителя, вторые плюсовые входы соединены соответственно с первым и вторым задающими каналами, при этом третий плюсовой вход второго сумматора соединен с третьим задающим каналом, минусовой вход третьего сумматора соединен с четвертым задающим каналом, а выходы второго и третьего сумматоров подключены к задающим входам первого релейного элемента.

РИСУНКИ

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 06.12.2001

Номер и год публикации бюллетеня: 19-2003

Извещение опубликовано: 10.07.2003