Патент на изобретение №2156027

(54) ГЕНЕРАТОР СИНУСОИДАЛЬНОГО СИГНАЛА

(57) Реферат:

Генератор синусоидального сигнала относится к измерительной технике и может быть использован совместно с электромагнитными структуроскопами для дефектоскопии и структуроскопии изделий. Генератор синусоидального сигнала содержит генератор прямоугольных импульсов фиксированной частоты, управляемый делитель частоты, блок постоянной памяти, цифроаналоговый преобразователь, фильтр низкой частоты, Т-триггер, JK-триггеры, схемы переноса и блок управления. Достигаемый технический результат – расширение частотного диапазона генерируемого синусоидального сигнала при сохранении качества синусоидального сигнала. 1 ил.

Изобретение относится к измерительной технике и может быть использовано совместно с электромагнитными структуроскопами для дефектоскопии и структуроскопии изделий, в частности, методом вихревых токов.

Известен генератор синусоидального сигнала к электромагнитному структуроскопу, содержащий соединенные последовательно генератор прямоугольных импульсов фиксированной частоты, регулируемый делитель частоты и счетчик, соединенные последовательно блок постоянной памяти, цифроаналоговый преобразователь, фильтр и блок управления, подключенный к регулируемому делителю частоты (а.с. СССР N 1000896, кл. G 01 N 27/90, опубл. 28.02.83, бюл. N 8).

Недостатком генератора является ограниченный частотный диапазон генерируемого синусоидального сигнала. В случае большого числа точек дискретизации на период синусоидального сигнала верхняя частота генерируемого синусоидального сигнала оказывается весьма низкой. Очевидно, что минимальный период дискретизации T_Дmin не может быть меньше величины
T_Дmin = t_C+t_A+t_ЦАП, (1),
где t_C – время переключения счетчика (с момента подачи на счетный вход счетчика импульса с выхода регулируемого делителя частоты до установления нового выходного кода счетчика), t_A – время выборки адреса постоянного запоминающего устройства, используемого в качестве блока постоянной памяти; t_ЦАП – время установления выходного сигнала цифроаналогового преобразователя. Анализ временных характеристик современной элементной базы показывает, что для распространенных микросхем постоянных запоминающих устройств время выборки адреса составляет от 45 нс (K1500РТ416) до 60 нс (КР556РТ18), а для относительно недорогих быстродействующих цифроаналоговых преобразователей время преобразования кода в ток составляет от 5 нс (К1118ПА6А) до 20 нс (К1118ПА1А). Таким образом, минимальный период дискретизации (даже без учета времени, необходимого для переключения счетчика) составляет от 50 до 80 нс, что соответствует частоте дискретизации f_д не выше 12,5…20 МГц. В то же время частота генерируемого синусоидального сигнала f_с равна частоте дискретизации f_д, деленной на число точек дискретизации на период синусоидального сигнала n_д:

Следовательно, при числе точек дискретизации n_д = 512 и частоте дискретизации f_д 12,5. . ..20 МГц максимальная частота генерируемого синусоидального сигнала f_Cmax = f_д/n_д 24…39 кГц.

Следовательно, верхняя граница частотного диапазона генерируемого синусоидального сигнала оказывается для данного устройства ограниченной величиной порядка десятков кГц; в то же время для многочастотных электромагнитных структуроскопов зачастую требуется тестовый синусоидальный сигнал с частотой до единиц МГц. Таким образом, описанное устройство (аналог) характеризуется недостаточно широким частотным диапазоном генерируемого синусоидального сигнала. Расширение частотного диапазона генерируемого синусоидального сигнала невозможно, поскольку на высоких частотах невозможно использовать большое число точек дискретизации на период синусоидального сигнала ввиду ограниченного быстродействия элементной базы, а на низких частотах при малом числе точек дискретизации на период синусоидального сигнала снижается точность генерируемого синусоидального сигнала (т.е. увеличивается коэффициент гармоник генерируемого синусоидального сигнала).

Наиболее близким к предлагаемому устройству является генератор синусоидальных сигналов к электромагнитному многочастотному структуроскопу, содержащий последовательно соединенные генератор прямоугольных импульсов фиксированной частоты, управляемый делитель частоты и счетчик, соединенные последовательно блок постоянной памяти, цифроаналоговый преобразователь и фильтр, и блок управления, подключенный к управляемому делителю частоты, а также блок ключей, включенных между выходами младших разрядов счетчика и входами младших разрядов блока постоянной памяти (а.с. СССР N 1118908, кл. G 01 N 27/90, опубл. 15.10.84, бюл. N 38).

Недостатком прототипа также является ограниченный частотный диапазон генерируемых синусоидальных сигналов. Некоторое расширение частотного диапазона генерируемого синусоидального сигнала достигнуто за счет уменьшения числа точек дискретизации на период синусоидального сигнала на высоких частотах, для чего предназначен блок ключей. Блок ключей служит для коммутации входов блока постоянной памяти: путем отключения входов блока постоянной памяти от младших разрядов счетчика уменьшается число точек дискретизации на период синусоидального сигнала, поскольку при отключении одного младшего разряда счетчика от входа блока постоянной памяти происходит считывание из блока постоянной памяти кода каждой второй точки дискретизации, а число точек дискретизации на период синусоидального сигнала уменьшается вдвое; при отключении двух младших разрядов счетчика от входов блока постоянной памяти происходит считывание из блока постоянной памяти кода каждой четвертой точки дискретизации, а число точек дискретизации на период уменьшается вчетверо; при отключении трех младших разрядов счетчика от входов блока постоянной памяти происходит считывание из блока постоянной памяти кода каждой восьмой точки дискретизации, а число точек дискретизации на период синусоидального сигнала уменьшается в 8 раз и т.д., т.е. при отключении от входов блока постоянной памяти m младших разрядов счетчика (где m – положительное число, максимальное значение которого определяется отношением максимального числа точек дискретизации на период синусоидального сигнала n_Дmax к минимальному числу точек дискретизации на период синусоидального сигнала n_Дmax) число точек дискретизации на период уменьшается в 2^m раз. Уменьшением числа точек дискретизации на период удается добиться повышения максимальной частоты генерируемого синусоидального сигнала f_Cmax; при этом на низких частотах используется максимальное (для данного устройства) число точек дискретизации на период n_Дmax, а с повышением частоты генерируемого синусоидального сигнала число точек дискретизации на период при необходимости уменьшается. Уменьшение числа точек дискретизации на период синусоидального сигнала приводит к ухудшению качества генерируемого синусоидального сигнала. Частоты побочных составляющих спектра генерируемого сигнала определяется по формуле
f_m=f_C (in_Д1) = f_Д if_C (3),
где f_C – частота генерируемого синусоидального сигнала (частота основной гармоники генерируемого сигнала), n_Д – число точек дискретизации на период синусоидального сигнала; i – номер гармоники (неотрицательное число): минимальное значение i равно 0 и соответствует основной гармонике генерируемого сигнала; прочие (положительные) значения i соответствуют побочным составляющим спектра генерируемого сигнала. Как видно из (3), уменьшение числа точек дискретизации на период синусоидального сигнала приводит к тому, что частоты побочных составляющих стягиваются к частоте основной гармоники, что затрудняет их подавление неперестраиваемым фильтром низкой частоты. Однако для высоких частот генерируемого синусоидального сигнала ухудшение его качества при снижении числа точек дискретизации на период синусоидального сигнала менее значительно, чем для низких частот (поскольку, как видно из (3), при увеличении f_C абсолютная разница между частотами основной и побочных гармоник растет, что упрощает подавление побочных составляющих спектра генерируемого сигнала).

Для случая, когда все входы блока постоянной памяти соединены с соответствующими выходами счетчика,

где f_C – частота генерируемого синусоидального сигнала; f_г – частота прямоугольных колебаний, генерируемых генератором прямоугольных колебаний фиксированной частоты; n_д – число точек дискретизации на период синусоидального сигнала; k_д – коэффициент деления частоты управляемого делителя частоты. Поскольку для случая, когда все входы блока постоянной памяти соединены с соответствующими выходами счетчика, справедливо соотношение

где f_д – частота дискретизации; f_г – частота прямоугольных колебаний, генерируемых генератором прямоугольных колебаний фиксированной частоты; k_д – коэффициент деления частоты управляемого делителя частоты; выражение (4) может быть преобразовано к виду:

Выражение (6) справедливо также и для случаев, когда один или несколько младших разрядов счетчика отключены от выходов блока постоянной памяти. Из (4) и (6) видно, что уменьшение числа точек дискретизации на период синусоидального сигнала должно привести к увеличению частоты генерируемого синусоидального сигнала. Однако следует учитывать, что для прототипа при изменении числа точек дискретизации на период синусоидального сигнала путем отключения младших разрядов счетчика от входов блока постоянной памяти частота счета счетчика остается неизменной. Отсюда нетрудно определить, что отключение m младших разрядов счетчика от входов блока постоянной памяти приводит к уменьшению частоты дискретизации в 2^m раз. Действительно, частота дискретизации определяется частотой переключения самого младшего разряда счетчика, соединенного со входом блока постоянной памяти. Для самого младшего разряда счетчика частота переключения равна частоте выходного сигнала управляемого делителя частоты, т. е. определяется соотношением f_г/k_д где f_г – частота прямоугольных импульсов, генерируемых генератором прямоугольных импульсов фиксированной частоты; k_д – коэффициент деления частоты управляемого делителя частоты. Для следующего разряда счетчика частота переключения в 2 раза ниже частоты переключения самого младшего разряда и т.д.: частота переключения каждого следующего (более старшего) разряда в 2 раза меньше, чем частота переключения предыдущего (более младшего) разряда. Отсюда следует, что при отключении m младших разрядов счетчика от входов блока постоянной памяти частота дискретизации f_д уменьшается в 2^m раз.

Следовательно, согласно (6) при изменении числа точек дискретизации на период синусоидального сигнала n_д отключением младших разрядов счетчика от входов блока постоянной памяти, частота генерируемого синусоидального сигнала не изменяется, поскольку и число точек дискретизации на период синусоидального сигнала n_д, и частота дискретизации f_д уменьшаются в равное число (2^m) раз, а значит, соотношение f_д/k_д остается постоянным.

Таким образом, уменьшение числа точек дискретизации на период синусоидального сигнала отключением младших разрядов счетчика от входов блока постоянной памяти не приводит к увеличению частоты генерируемого синусоидального сигнала. Для увеличения частоты генерируемого синусоидального сигнала необходимо с отключением m младших разрядов счетчика уменьшить соответственно в 2^m раз коэффициент деления частоты управляемого делителя частоты k_д, увеличив тем самым частоту выходного сигнала управляемого делителя частоты в 2^m раз. Таким образом, частота дискретизации f_д остается постоянной, но частота f_CЧ, на которой работает счетчик, увеличивается в 2^m раз. Следовательно, для прототипа при сохранении частоты дискретизации постоянной частота, на которой работает счетчик, растет. Очевидно, что по сравнению с аналогом для прототипа число точек дискретизации на период может быть изменено от n_Дmaxх до n_Дmin, где n_Дmax и n_Дmin – соответственно максимальное и минимальное число точек дискретизации на период синусоидального сигнала, что при сохранении постоянной частоты дискретизации снижает требования к быстродействию цифроаналогового преобразователя и блока постоянной памяти, однако, поскольку частота, на которой работает счетчик, не снижается, к элементной базе счетчика, генератора прямоугольных импульсов фиксированной частоты и управляемого делителя частоты по-прежнему предъявляются чрезмерно жесткие требования. При этом рабочая частота генератора прямоугольных импульсов фиксированной частоты и управляемого делителя частоты (f_г) может быть и более высокой, чем рабочая частота счетчика f_СЧ, что зависит от диапазона изменения коэффициента деления частоты управляемого делителя частоты: при минимальном коэффициенте деления частоты управляемого делителя частоты, равном k_Дmin, рабочая частота f_г генератора прямоугольных импульсов фиксированной частоты и управляемого делителя частоты в k_Дmin раз превышает частоту f_СЧ, на которой работает счетчик, и в k_Дmin 2^m раз превышает частоту дискретизации (в частном случае, если k_Дmin = 1, рабочая частота генератора прямоугольных импульсов f_г фиксированной частоты и управляемого делителя частоты равна рабочей частоте счетчика f_СЧ).

Таким образом, к элементной базе прототипа, а именно элементной базе счетчика, управляемого делителя частоты и генератора прямоугольных импульсов фиксированной частоты, предъявляются чрезмерно жесткие требования. Предположим, что максимальное число точек дискретизации на период синусоидального сигнала n_Дmax = 512, а минимальное число точек дискретизации на период синусоидального сигнала n_Дmin = 8 (при n_Дmin < 8 качество генерируемого синусоидального сигнала оказывается неудовлетворительным ввиду значительного роста амплитуд побочных составляющих спектра выходного сигнала прототипа, частоты которых приближаются к частоте генерируемого сигнала, вследствие чего затрудняется подавление побочных составляющих спектра выходного сигнала прототипа и растет коэффициент гармоник генерируемого синусоидального сигнала). В этом случае при максимальной частоте генерируемого сигнала частота f_СЧ на которой работает счетчик, превышает частоту дискретизации в n_Дmax/n_Дmin= 512/8 = 64 раза (наименьшее число точек дискретизации на период синусоидального сигнала n_Дmin соответствует максимальной частоте генерируемого синусоидального сигнала, а значит, максимальному числу отключенных от младших разрядов счетчика входов блока постоянной памяти). Из (6) следует, что
f_д = f_С n_д, (7),
где f_д – частота дискретизации; f_c – частота генерируемого синусоидального сигнала; n_д – число точек дискретизации на период синусоидального сигнала. Таким образом, при частоте генерируемого синусоидального сигнала f_C = 1 МГц и числе точек дискретизации на период синусоидального сигнала n_д = 8, частота дискретизации составляет
f_д = f_С n_д = 8 1 = 8 МГц,
а рабочая частота счетчика f_СЧ превышающая частоту дискретизации f_д в n_Дmax/n_Дmin = 64 раза:
f_СЧ = f_д (n_Дmax/n_Дmin) = 8 64 = 512 МГц.

Соответственно частота f_г, на которой работают управляемый делитель частоты и генератор прямоугольных импульсов фиксированной частоты, также должна быть не менее 512 МГц. В то же время даже частота переключения триггеров быстродействующей серии логических микросхем 1500 составляет не более 300 МГц (для других распространенных серий логических микросхем, таких как 555, 1533 и даже 500 и 1554, частота переключения триггеров не превышает указанной величины, а зачастую является еще меньшей). Очевидно, что максимальная частота переключения триггеров определяет максимальную рабочую частоту счетчиков микросхем указанных серий, которая будет даже меньшей, чем максимальная частота переключения триггеров. Таким образом, диапазон частот генерируемого синусоидального сигнала оказывается существенно ограниченным временными характеристиками (быстродействием) элементной базы, причем, если для аналога препятствием к увеличению верхней частоты генерируемого сигнала является ограниченное быстродействие блока постоянной памяти и цифроаналогового преобразователя, то для прототипа препятствием в большей степени являются параметры элементной базы генератора прямоугольных импульсов фиксированной частоты, управляемого делителя частоты и счетчика. Прототип позволяет снизить требования только к временным параметрам (быстродействию) блока постоянной памяти и цифроаналогового преобразователя, чего оказывается недостаточно для построения широкополосного генератора синусоидального сигнала.

Технической задачей изобретения является расширение частотного диапазона генерируемого синусоидального сигнала при сохранении качества синусоидального сигнала.

Техническая задача решается тем, что генератор синусоидального сигнала (далее в тексте – устройство), содержащий соединенные последовательно генератор прямоугольных импульсов фиксированной частоты, управляемый делитель частоты, а также последовательно соединенные блок постоянной памяти, цифроаналоговый преобразователь, фильтр низкой частоты, а также блок управления, подключенный к вторым входам управляемого делителя частоты, снабжен Т-триггером, n JK-триггерами и (n-1) схемами переноса, причем входы J и K каждого JK-триггера объединены, а входы синхронизации всех JK-триггеров и Т-триггера объединены и соединены с выходом управляемого делителя частоты; входы установки Т-триггера и JK-триггеров соединены с выходами блока управления, выход Т-триггера соединен со входами J и K первого JK-триггера; выходы Т-триггера и первого JK-триггера соединены со входами первой схемы переноса, выход которой соединен со входами J и K второго JK-триггера; выходы Т-триггера, первого JK-триггера и второго JK-триггера соединены со входами второй схемы переноса, выход которой соединен со входами J и K третьего JK-триггера; выходы Т-триггера, первого JK-триггера, второго JK-триггера и третьего JK-триггера соединены со входами третьей схемы переноса, выход которой соединен со входами J и К четвертого JK-триггера и т.д., т.е. выходы Т-триггера, первого JK-триггера, второго JK-триггера, а также JK-триггеров с 3-го по i-й соединены со входами i-й схемы переноса, выход которой соединен со входами J и K (i + 1)-го JK-триггера; выходы Т-триггера и JK-триггеров соединены со входами блока постоянной памяти так, что выход Т-триггера соединен со входом самого младшего адресного входа блока постоянной памяти, выход первого JK-триггера – со входом следующего адресного входа и т.д.; число n JK-триггеров определяется максимальным числом точек дискретизации на период синусоидального сигнала и равно n = log₂(n_Дmax), где n_Дmax – максимальное число точек дискретизации на период синусоидального сигнала; число схем переноса на одну меньше числа JK-триггеров.

Сущность изобретения поясняется чертежом, где представлена блок-схема устройства. Устройство содержит генератор прямоугольных импульсов фиксированной частоты 1, управляемый делитель частоты 2, Т-триггер 7, JK-триггеры T₁, T₂, T₃ – T_n, схемы переноса C₁, C₂, C₃ – C_n-1, блок постоянной памяти 3, цифроаналоговый преобразователь 4, фильтр низкой частоты 5, блок управления 6.

Устройство работает следующим образом. Генератор прямоугольных импульсов фиксированной частоты 1 генерирует прямоугольные импульсы фиксированной частоты f_г, которые поступают на вход управляемого делителя частоты 2. Коэффициент деления частоты k_д управляемого делителя частоты 2 удерживаются блоком управления 6 установкой управляющего кода на вторых входах управляемого делителя частоты 2, соединенных с блоком управления 6. Импульсы с частотой f_г/k_д с выхода управляемого делителя частоты 2 поступают одновременно на входы синхронизации Т-триггера 7 и всех JK-триггеров T₁, T₂,…T_n-1, T_n. Т-триггер 7, JK-триггеры T₁, T₂,…, T_т-1, T_n и схемы переноса C₁, C₂,…, C_n-1 образуют двоичный синхронный счетчик с параллельным переносом. Число JK-триггеров n определяется максимальным числом точек дискретизации на период синусоидального сигнала; так, при максимальном числе точек дискретизации на период синусоидального сигнала n_Дmax число JK-триггеров должно составлять n = log₂(n_Дmax – число схем переноса m_СП – на одну меньше: m_СП = n-1= log₂(n_Дmax) – 1. При этом самому младшему разряду двоичный синхронный счетчик с параллельным переносом, образуемого Т-триггером 7, JK-триггерами T₁, T₂, . .., T_n-1, T_n и схемами переноса C₁, C₂,…, C_n-1, (разряду 0) соответствует Т-триггер 7, следующему разряду (разряду 1) – первый JK-триггер T₁, разряду 2 – второй JK-триггер T₂, разряду 3 – третий JK-триггер T₃ и т. д. : разряду (i – 1) соответствует JK-триггер Т_i-1, разряду i соответствует JK-триггер T₁ (i-номер JK-триггера: целое положительное число, i = 1, 2, 3,. .., n-1, n, где n – число JK- триггеров).

T-триггер 7, равно как и все JK-триггеры, может находиться либо в статическом режиме, либо в режиме счета (в статическом режиме на входе установки T-триггера 7 присутствует активный уровень, поэтому и на выходе T-триггера 7 постоянно присутствует активный уровень: T-триггер принудительно переводится в состояние “установлен” (и удерживается в этом состоянии активным сигналом на входе установки); в режиме счета на входе установки T-триггера 7 присутствует пассивный уровень, а состояние T-триггера 7 изменяется по каждому выходному импульсу управляемого делителя частоты 2). Уровень на входе установки T-триггера 7 устанавливается блоком управления 6, таким образом, управление режимом работы T-триггера 7, а значит, и состоянием младшего разряда выходного кода двоичного счетчика с параллельным переносом, образуемого T-триггером, JK-триггерами T₁, T₂,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-2, C_n-1, осуществляется блоком управления 6.

Переключение любого из JK-триггеров T₁, T₂,…, T_n-1, T_n по тактовому сигналу, поступающему с выхода управляемого делителя частоты 2, происходит только в том случае, когда на входах J и K данного JK-триггера присутствует активный уровень, а на входе установки данного JK-триггера – пассивный уровень. Таким образом, при активном состоянии входов J и К и пассивном состоянии входа установки JK-триггеры T₁, T₂,…, T_n-1, T_n работают аналогично T-триггеру 7 (т.е. изменяют свое состояние всякий раз при поступлении импульса на вход синхронизации с выхода управляемого делителя частоты 2). Все входы синхронизации JK-триггеров объединены, но при поступлении импульса с выхода управляемого делителя частоты 2 переключаются только те из JK-триггеров, у которых на входах J и K присутствует активный уровень при пассивном уровне на входе установки.

Состояние входов J и K JK-триггера T₁ разряда 1 определяется состоянием выхода T-триггера; состояние входов J и K JK-триггера T₂ разряда 2 определяется состоянием выхода T-триггера 7 и состоянием выхода JK-триггера T₁ разряда 1 с помощью схемы переноса C₁ (высокий уровень на выходе схемы переноса C₁ имеет место только в том случае, если на всех ее входах присутствует высокий уровень); состояние входов J и K JK-триггера T₃ разряда 3 определяется состоянием выхода T-триггера 7, состоянием выхода JK-триггера T₁ разряда 1 и состоянием выхода JK-триггера T₂ разряда 2 с помощью схемы переноса C₂ (высокий уровень на выходе схемы переноса C₂ имеет место только в том случае, если на всех ее входах присутствует высокий уровень); для остальных JK-триггеров T₄, T₅, T₆,…, T_n-1, T_n состояние входов J и K определяется схемами переноса C₃, C₄, C₅,…, C_n-2, C_n-1 соответственно. Выход схемы переноса C_i (где i = 1, 2, 3,…, n-2, n-1) становится активным, если все входы схемы переноса C_i находятся в активном состоянии, т.е. выход T-триггера 7 и выходы JK-триггеров T₁, T₂, T₃,…, T_i-1, T_i все находятся в активном состоянии.

Состоянием входов установки JK-триггеров T₁, T₂, T₃,…, T_n-1, T_n, как и T-триггера 7, управляет блок управления 6. Если сигнал на входе установки JK-триггера T_i активен, состояние JK-триггера Т_i остается неизменным независимо от состояния входов J, K и входа синхронизации (на выходе JK-триггера T₁ постоянно присутствует активный уровень). Таким образом, соответствующий JK-триггеру T_i разряд счетчика блокируется, а выход данного JK-триггера T₁ устанавливается в активное состояние (и удерживается в активном состоянии до тех пор, пока вход установки данного JK-триггера активен). Аналогично установкой в активное состояние входа установки T-триггера 7 выход T-триггера 7 также устанавливается в активное состояние (и удерживается в активном состоянии до тех пор, пока вход установки T-триггера активен).

Если все выходы блока управления 6, соединенные со входами установки JK-триггеров, находятся в пассивном состоянии, двоичный синхронный счетчик с параллельным переносом, образованный T-триггером 7, JK-триггерами T_i, T₂,… , T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, работает как обычный двоичный синхронный счетчик с параллельным переносом, преобразуя последовательность импульсов, поступающих с выхода управляемого делителя частоты 2, в параллельный код, далее поступающий на входы блока постоянной памяти 3. Состояние T-триггера 7 изменяется по каждому выходному импульсу управляемого делителя частоты. Состояние JK-триггера T₁ следующего разряда счетчика изменяется по выходному импульсу управляемого делителя частоты всякий раз, когда на выходе T-триггера 7 присутствует активный сигнал. Поскольку выход T-триггера 7 устанавливается в активное состояние один раз в течение двух периодов выходного сигнала управляемого делителя частоты 2, то соответственно переключение JK-триггера T₁ будет происходить с частотой, в 2 раза меньшей, чем частота, с которой переключается T-триггер 7. Соответственно переключение JK-триггера T₂ разряда 2 происходит по импульсу, поступившему с выхода управляемого делителя частоты 2, в том случае, если выход схемы переноса C₁ находится в активном состоянии, т.е. в том случае, если выходы T-триггера 7 и JK-триггеров T₁ находятся в активном состоянии; частота переключения JK-триггера T₂, таким образом, оказывается в 2 раза меньшей, чем частота переключения JK-триггера T₁, в 4 раза меньшей, чем частота, с которой переключается T-триггер 7, и в 8 раза меньшей, чем частота импульсов на выходе управляемого делителя частоты 2. В общем случае переключение JK-триггера T_i по выходному импульсу управляемого делителя частоты будет происходить в случае, если выходы всех JK-триггеров T₁-T_i-1 и T-триггера 7 находятся в активном состоянии; частота переключения триггера T₁ в 2ⁱ⁺¹ раза меньше, чем частота импульсов на выходе управляемого делителя частоты 2.

Таким образом, если все выходы блока управления 6, управляющие входами установки JK-триггеров, находятся в пассивном состоянии, с каждым импульсом, поступившим с выхода управляемого делителя частоты 2, выходной код двоичного синхронного счетчика с параллельным переносом, образуемого T-триггером 7, JK-триггерами T₁, T₂, T₃,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, изменяется на 1. Выходной код счетчика, образуемого T-триггером 7, JK-триггерами T₁, T₂, T₃,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, преобразуется блоком постоянной памяти 3 в код дискретизации синусоидального сигнала. Последовательность кодов дискретизации синусоидального сигнала преобразуется в аналоговый сигнал цифроаналоговым преобразователем 4. Побочные составляющие (высшие гармоники), присутствующие в спектре выходного сигнала цифроаналогового преобразователя 4, подавляются фильтром низкой частоты 5.

В случае, если на входе установки T-триггера 7 присутствует активный уровень, выход T-триггера 7 удерживается в активном состоянии. Следовательно, состояние JK-триггера T₁ разряда 1 изменяется по каждому импульсу, поступающему с выхода управляемого делителя частоты 2 на тактовый вход JK-триггера T₁ (а не по каждому второму импульсу, поступающему с выхода управляемого делителя частоты 2, как это имеет место в случае, когда на всех входах установки триггеров, в том числе и T-триггера, присутствует пассивный уровень). Рассматривая далее работу счетчика, образованного T-триггером 7, JK-триггерами T₁, T₂, T₃,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, нетрудно прийти к выводу, что частота переключения каждого из JK-триггеров также увеличивается в 2 раза по сравнению с режимом, когда на входе установки T-триггера 7 присутствует пассивный уровень. Теперь двоичный синхронный счетчик, образуемый T-триггером 7, JK-триггерами T₁, T₂, T₃,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, формирует последовательность кодов, младший разряд которых имеет постоянное значение. Значения старших разрядов (т. е. всех разрядов, выходного кода, кроме самого младшего, или разрядов с разряда 1 по разряд n) изменяются в той же последовательности и с той же частотой, как и состояния разрядов выходного кода счетчика с разряда 0 по разряд (n-1) при пассивном состоянии всех выходов блока управления 6, соединенных со входами установки T-триггера и JK-триггеров. При этом, если младший разряд счетчика блокирован (т.е. T-триггер 7 удерживается в состоянии “установлен”), то коды дискретизации синусоидального сигнала считываются из блока постоянной памяти 3 не подряд, а через один (т.е. из блока постоянной памяти считывается каждый второй код дискретизации синусоидального сигнала). В то же время частота дискретизации остается прежней, а поскольку уменьшатся вдвое число точек дискретизации на период генерируемого синусоидального сигнала, частота генерируемого синусоидального сигнала, наоборот, увеличивается вдвое.

Аналогичным образом при подаче активного уровня на входы предварительной установки T-триггера 7 и JK-триггера следующего разряда (разряда 1) состояние уже двух младших разрядов выходного кода двоичного синхронного счетчика, образованного Т-триггером 7, JK-триггерами T₁, T₂,…, T_n-1, T_n и схемами переноса C₁, C₂, C₃,…, C_n-1, будет оставаться неизменным. Теперь изменяется только состояние разрядов выходного кода с разряда 2 по разряд n включительно, частота дискретизации остается неизменной, из блока постоянной памяти 3 будет считываться каждое четвертое значение кода дискретизации синусоидальнего сигнала, а число точек дискретизации на период синусоидального сигнала уменьшится в 4 раза. Поскольку частота дискретизации остается постоянной, уменьшение числа точек дискретизации в 4 раза приводит к увеличению частоты генерируемого синусоидального сигнала также в 4 раза.

Аналогично в общем случае при остановке m младших разрядов двоичного синхронного счетчика, построенного на T-триггере 7, JK-триггерах T₁, T₂, T₃, . . . , T_n-1, T_n и схемах переноса C₁, C₂, C₃,…, C_n-1 (т.е. при подаче на входы установки соответствующих триггеров активного уровня, что вызывает принудительную установку триггеров в состояние, когда на выходе триггеров присутствует активный уровень; после этого эти триггеры удерживаются в состоянии “установлен”, пока их входы установки будут оставаться активными), число точек дискретизации на период синусоидального сигнала уменьшается в 2^m раз, в то время как частота дискретизации остается постоянной и равной частоте, на которой работает двоичный синхронный счетчик, построенный на T-триггере 7, JK-триггерах T₁, T₂,…, T_n-1, T_n и схемах переноса C₁, C₂, C₃, . .., C_n-1 (т.е. частоте выходного сигнала управляемого делителя частоты 2); частота же генерируемого синусоидального сигнала при этом увеличивается в 2^m раз.

Таким образом, аналогично прототипу изменение числа точек дискретизации на период синусоидального сигнала осуществляется путем чтения из блока постоянной памяти 3 кодов каждой второй, четвертой, восьмой, шестнадцатой и т. д. точек дискретизации. Однако, если для прототипа частота, на которой работают генератор прямоугольных колебаний фиксированной частоты, управляемый делитель частоты и счетчик, на максимальной частоте генерируемого синусоидального сигнала превышает частоту дискретизации в 2^m раз, где m – количество отключенных разрядов счетчика от входов блока постоянной памяти, то для предлагаемого устройства все элементы схемы работают на частоте, не превышающей частоты дискретизации. Таким образом, требования, предъявляемые к быстродействию элементной базы устройства, оказываются значительно менее жесткими (максимальная частота, на которой работает двоичный синхронный счетчик, образуемый T-триггером 7, JK-триггерами, T₁, T₂,.., T_n-1, T_n и схемами переноса C₁, C₂, C₃, . .., C_n-1, уменьшается в n_Дmax/n_Дmin раз), следовательно, максимальная частота генерируемого устройством синусоидального сигнала может быть соответственно увеличена, а частотный диапазон генерируемого синусоидального сигнала расширен в сторону более высоких частот. При этом качество генерируемого устройством синусоидального сигнала по сравнению с прототипом не ухудшается. В нижней части диапазона частот генерируемого устройством синусоидального сигнала частота генерируемого синусоидального сигнала регулируется путем изменения коэффициента деления частоты управляемого делителя частоты 2; число точек дискретизации n_д при этом принимается максимальным (n_Дmax) для улучшения качества генерируемого синусоидального сигнала (максимальное число точек дискретизации n_Дmax на период синусоидального сигнала на практике определяется емкостью блока постоянной памяти, которая на практике ограничена). По мере повышения частоты генерируемого синусоидального сигнала частота дискретизации f_д увеличивается, достигая предела f_Дmax, при котором дальнейшее повышение частоты дискретизации не может быть осуществлено ввиду ограниченных частотных характеристик используемой элементной базы устройства. Для дальнейшего повышения частоты генерируемого сигнала используется уменьшение числа точек дискретизации n_д на период синусоидального сигнала. Таким образом, число точек дискретизации n_д уменьшается только в верхней части диапазона генерируемого синусоидального сигнала, причем максимальная частота, на которой работают элементы устройства, не превышает частоты дискретизации f_д, что позволяет достигнуть компромисса между шириной частотного диапазона генерируемого синусоидального сигнала, качеством генерируемого синусоидального сигнала и требованиями к частотным характеристикам применяемой элементной базы устройства.

Минимальное значение числа точек дискретизации на период синусоидального сигнала n_Дmin зависит от требуемого качества генерируемого синусоидального сигнала. Минимальное значение числа точек дискретизации на период синусоидального сигнала n_Дmin не может быть меньше 2 (следовательно, триггер старшего разряда T_n не должен принудительно устанавливаться блоком управления 6 в состояние “установлен” при любой частоте генерируемого устройством синусоидального сигнала). В случае n_Дmin = 2 выходной сигнал аналого-цифрового преобразователя 4 имеет форму меандра. С помощью фильтра низкой частоты из меандра также может быть получен синусоидальный сигнал, однако в этом случае к параметрам фильтра низкой частоты 5 предъявляются весьма жесткие требования, поскольку амплитуда побочных составляющих (т.е. высокочастотных гармоник) в данном случае велика. Вследствие этого на практике минимальное значение n_Дmin, как правило, принимается больше 2. В общем случае не должна блокироваться работа N JK-триггеров, соответствующих старшим разрядам двоичного счетчика, образованного T-триггером 7, JK-триггерами T₁, T₂,…, T_n-1, T_n и схемами переноса C₁, C₂,…, C_n-1, где N = log₂(n_Дmin), т.е. триггеров T_n, T_n-1, T_n-2, T_n-2, . .., T_n-N+2, T_n-N+1: на входах установки этих триггеров блоком управления 6 должен постоянно поддерживаться пассивный уровень.

Формула изобретения

Генератор синусоидального сигнала, содержащий соединенные последовательно генератор прямоугольных импульсов фиксированной частоты, управляемый делитель частоты, а также последовательно соединенные блок постоянной памяти, цифроаналоговый преобразователь, фильтр низкой частоты, а также блок управления, подключенный ко вторым входам управляемого делителя частоты, отличающийся тем, что он снабжен T-триггером, JK-триггерами и схемами переноса, причем J и K каждого JK-триггера объединены, а входы синхронизации всех JK-триггеров и T-триггера объединены и соединены с выходом управляемого делителя частоты, входы установки T-триггера и JK-триггеров соединены с выходами блока управления, выход T-триггера соединен со входами J и K первого JK-триггера, выходы T-триггера и первого JK-триггера соединены со входами первой схемы переноса, выход которой соединен со входами J и K второго JK-триггера, выходы T-триггера, первого JK-триггера и второго JK-триггера соединены со входами второй схемы переноса, выход которой соединен со входами J и K третьего JK-триггера, выходы T-триггера, первого JK-триггера, второго JK-триггера и третьего JK-триггера соединены со входами третьей схемы переноса, выход которой соединен со входами J и K четвертого JK-триггера и т.д., выходы T-триггера, первого JK-триггера, второго JK-триггера, а также JK-триггеров с 3-го по i-й соединены со входами i-й схемы переноса, выход которой соединен со входами J и K (i+1)-го JK-триггера, выходы T-триггера и JK-триггеров соединены со входами блока постоянной памяти так, что выход T-триггера соединен со входом самого младшего адресного входа блока постоянной памяти, выход первого JK-триггера – со входом следующего адресного входа и т.д., число n JK-триггеров определяется максимальным числом точек дискретизации на период синусоидального сигнала и равно n = log₂(n_Дmax), где n_Дmax – максимальное число точек дискретизации на период синусоидального сигнала, число схем переноса на одну меньше числа JK-триггеров.

РИСУНКИ

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 02.03.2001

Номер и год публикации бюллетеня: 28-2002

Извещение опубликовано: 10.10.2002