|
|
(21), (22) Заявка: 2004135790/09, 06.12.2004
(24) Дата начала отсчета срока действия патента:
06.12.2004
(45) Опубликовано: 10.05.2006
(56) Список документов, цитированных в отчете о
поиске:
RU 2227931 C1, 27.04.2004. RU 2047892 C1, 10.11.1995. SU 1478208 A1, 07.05.1989. ПОСПЕЛОВ Д.А., Логические методы анализа и синтеза схем., Москва, Энергия, 1974, с.126.
Адрес для переписки:
432027, г.Ульяновск, Северный Венец, 32, ГОУ ВПО “Ульяновский государственный технический университет”, Проректору по научной работе
|
(72) Автор(ы):
Андреев Дмитрий Васильевич (RU)
(73) Патентообладатель(и):
Государственное образовательное учреждение высшего профессионального образования “Ульяновский государственный технический университет” (RU)
|
(54) ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ
(57) Реферат:
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является упрощение структуры за счет уменьшения количества информационных входов в n раз при сохранении функциональных возможностей прототипа. Указанный результат достигается за счет того, что логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, содержит (n-1) элементов И, (n-1) элементов ИЛИ и (n-1) D-триггеров. 2 ил.
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию  2=х1x2 x1x3x2x3, зависящую от трех аргументов – входных двоичных сигналов x1, х2, х3 {0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов x1, …,xn{0,1}.
1, …,xn{0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная структура, поскольку прототип имеет n информационных входов.
Техническим результатом изобретения является упрощение структуры за счет уменьшения количества информационных входов в n раз при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 элементов И и n-1 элементов ИЛИ, особенность заключается в том, что в него введены n-1 D-триггеров, причем неинвертирующий выход i-го  D-триггера соединен с вторым входом i-го элемента И и первым входом i-го элемента ИЛИ, подключенного вторым входом и выходом соответственно к первому входу i-го элемента И и входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу первого элемента И и выходу i-го элемента ИЛИ, выход каждого предыдущего элемента И соединен с первым входом последующего элемента И, а выход (n-1)-го элемента И является n-ым выходом логического вычислителя.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.
Логический вычислитель содержит элементы И 11, …,1n-1, элементы ИЛИ 21, …,2n-1, D-триггеры 31, …,3n-1, причем неинвертирующий выход D-триггера 3i соединен с вторым входом элемента 1i и первым входом элемента 2i, подключенного вторым входом и выходом соответственно к первому входу элемента 1i и входу данных D-триггера 3i, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу элемента 11 и выходу элемента 2i, выход элемента 1k  соединен с первым входом элемента 1k+1, а выход элемента 1n-1 является n-ым выходом логического вычислителя.
Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y1, y2{0,1} (фиг.2), причем период Т сигнала y2 должен удовлетворять условию T> t, где t=tТр+(n-1)tИ, а tТр и tИ есть длительности задержек, вносимых D-триггером и элементом И. Синхронно с передним фронтом импульса сигнала y1 и передними фронтами первого, …, (n-1)-го импульсов сигнала y2 на информационный вход логического вычислителя последовательно подаются двоичные сигналы х1 и х2, …, хn соответственно (фиг.2). Тогда сигналы на выходах элементов 1i, 2i будут определяться рекуррентными выражениями
где  есть номер момента времени ti (фиг.2); Vi0=0; W0j=xj. В представленной ниже таблице приведены значения выражений (1) при n=4.
| V11=x1 |
V12=x1x2 |
V13=x1x2x3 |
V14=x1x2x3x4 |
| W11=0 |
W12=x1x2 |
W13=x1x3x2x3 |
W14=x1x4x2x4x3x4 |
| V21=0 |
V22=x1x2 |
V23=x1x2x1x3x2x3 |
V24=x1x2x1x3x1x4 |
| W21=0 |
W22=0 |
W23=x1x2x3 |
x2x3x2x4x3x4 |
| |
|
|
W24=x1x2x4x1x3x4x2x3x4 |
| V31=0 |
V32=0 |
V33=x1x2x3 |
V34=x1x2x3x1x2x4x1x3x4x1x3x4 |
| W31=0 |
W32=0 |
W33=0 |
W34=x1x2x3x4 |
Таким образом, на первом, втором, …, n-ом выходах предлагаемого логического вычислителя при j=n соответственно имеем
где 1, …, n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один информационный вход.
Формула изобретения
Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, содержащий n-1 элементов И и n-1 элементов ИЛИ, отличающийся тем, что в него введены n-1 D-триггеров, причем неинвертирующий выход i-го  D-триггера соединен с вторым входом i-го элемента И и первым входом i-го элемента ИЛИ, подключенного вторым входом и выходом соответственно к первому входу i-го элемента И и входу данных i-го D-тригтера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу первого элемента И и выходу i-го элемента ИЛИ, выход каждого предыдущего элемента И соединен с первым входом последующего элемента И, а выход (n-1)-го элемента И является n-м выходом логического вычислителя, на первый, второй управляющие входы которого подаются соответственно импульсные сигналы y1, y2{0,1}, причем период Т сигнала y2 удовлетворяет условию T>t, где t=tTp+(n-1)tИ, a tТр и tИ – длительности задержек, вносимых D-триггером и элементом И, первый и второй, …, n-й входные двоичные сигналы последовательно подаются на информационный вход логического вычислителя синхронно с передним фронтом импульса сигнала y1 и передними фронтами первого, …, (n-1)-го импульсов сигнала y2 соответственно.
РИСУНКИ
MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Дата прекращения действия патента: 07.12.2006
Извещение опубликовано: 20.06.2008 БИ: 17/2008
|
|
