Патент на изобретение №2273045

(54) УСТРОЙСТВО РАСПОЗНАВАНИЯ ИСКАЖЕНИЯ ИНФОРМАЦИОННОГО ЦИФРОВОГО ПОТОКА

(57) Реферат:

Изобретение относится к электросвязи и может быть использовано для распознавания искажения информационного цифрового потока, циркулирующего в цифровых сетях связи, в частности, в сети передачи данных (СПД) типа “Internet”, основанных на семействе коммуникационных протоколов TCP/IP (Transmission Control Protocol/Internet Protocol). Техническим результатом является расширение области применения. Устройство содержит коммутатор, пять регистров, два блока сравнения, два запоминающих устройства, два регистра стратегии поиска, два дешифратора, формирователь управляющих сигналов, шифратор, блок индикации. 3 ил.

Изобретение относится к электросвязи и может быть использовано для распознавания искажения информационного цифрового потока, циркулирующего в цифровых сетях связи, в частности, в сети передачи данных (СПД) типа “Internet”, основанных на семействе коммуникационных протоколов TCP/IP (Transmission Control Protocol/Internet Protocol) и описанных в книге Кульгин М. Технологии корпоративных сетей. Энциклопедия. – СПб.: Издательство “Питер”, 1999. – 704 с.: ил.

Известно устройство распознавания искажения информационного цифрового потока (см., например, патент РФ № 2094845, МПК G 06 F 15/40 от 27.10.97), содержащее коммутатор, формирователь сигналов сброса, блоки селекции, дешифраторы, суммирующие счетчики, регистр стратегии поиска, блок индикации, позволяющие осуществлять распознавание информационного цифрового потока.

Известный аналог осуществляет распознавание по протокольным правилам канала связи. Однако указанный аналог имеет недостатки. Устройство имеет относительно невысокую вероятность правильного распознавания искажения злоумышленником информационного цифрового потока¹ (¹Вероятность правильного распознавания информационного цифрового потока – это численная мера степени объективной возможности распознавания, определяемая как отношение числа успешно найденных необходимых цифровых потоков в общем информационном потоке к общему числу попыток распознавания.), так как применяется ограниченная совокупность признакового пространства – не используются данные по текущему состоянию защищаемого объекта, что ограничивает область его применения.

Также, известно устройство распознавания искажения информационного цифрового потока по патенту РФ № 2100839, МПК G 06 F 17/30 от 27.12.97. Данное устройство состоит из коммутатора, первого, второго и третьего регистров, блока сравнения, блока коррекции, регистра стратегии поиска, блока дешифрации.

Устройство распознавания искажения информационного цифрового потока распознает типы передаваемых кадров коммуникационных протоколов подмножества процедур HDLC, что обеспечивает принятие решения о присутствии (отсутствии) кадров определенного типа в общем информационном цифровом потоке.

Недостатком аналога является относительно невысокая вероятность правильного распознавания искажения информационного цифрового потока, так как распознавание протоколов производится только по одному управляющему элементу структуры пакетов данных.

Наиболее близким по технической сущности к заявленному является устройство распознавания искажения информационного цифрового потока по патенту РФ № 2199148, МПК G 06 F 17/30 от 20.07.2001. Устройство-прототип содержит коммутатор, первый, второй и третий регистры, первый блок сравнения, блок коррекции, первый регистр стратегии поиска, первый дешифратор, формирователь управляющих сигналов, второй регистр стратегии и поиска, четвертый и пятый регистры, второй и третий дешифраторы, первый и второй счетчики, шифратор, второй блок сравнения, блок индикации.

Тактовый вход блока коррекции соединен с тактовыми входами первого регистра и первого блока сравнения и является тактовым входом устройства. Информационный вход первого регистра соединен с информационными входами коммутатора и блока коррекции и является информационным входом устройства. Выход коммутатора соединен с информационным входом третьего регистра. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра соединены с соответствующими информационными входами первого блока сравнения. Выход первого блока сравнения соединен с управляющим входом первого регистра стратегии поиска. Выход блока коррекции соединен с тактовыми входами первого регистра стратегии поиска, второго и третьего регистров. Выход первого регистра стратегии поиска соединен с управляющими входами второго регистра и первого дешифратора. Выход второго регистра соединен с управляющим входом третьего регистра.

Первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый информационные выходы третьего регистра соединены с соответствующими информационными входами первого дешифратора. Выход первого дешифратора соединен с управляющим входом второго регистра стратегии поиска и четвертым управляющим входом формирователя управляющих сигналов. Выход первого регистра стратегии поиска соединен с первым управляющим входом формирователя управляющих сигналов. Выход первого блока сравнения соединен с третьим управляющим входом формирователя управляющих сигналов. Первый выход формирователя управляющих сигналов соединен с первым управляющим входом коммутатора. Второй выход формирователя управляющих сигналов соединен со вторым управляющим входом коммутатора. Выход блока коррекции соединен с тактовыми входами второго регистра стратегии поиска, четвертого и пятого регистров. Выход второго регистра стратегии поиска соединен с управляющими входами четвертого регистра и второго дешифратора, вторым управляющим входом формирователя управляющих сигналов и информационным входом первого счетчика. Выход четвертого регистра соединен с управляющим входом пятого регистра. Информационный вход пятого регистра соединен с выходом коммутатора. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы пятого регистра соединены с соответствующими входами второго дешифратора. Первый, второй, третий, четвертый и пятый выходы второго дешифратора соединены с соответствующими входами шифратора. Первый, второй и третий выходы шифратора соединены соответственно с четвертым, пятым, шестым входами второго блока сравнения. Первый, второй и третий выходы первого счетчика соединены соответственно с первым, вторым и третьим входами второго блока сравнения. Управляющий выход второго блока сравнения подключен к первым управляющим входом первого и второго счетчиков и блока индикации. Информационный выход второго блока сравнения подключен к информационному входу второго счетчика. Первый, второй и третий выходы второго счетчика соединены соответственно с первым, вторым и третьим входами третьего дешифратора. Выход третьего шифратора подключен ко второму управляющему входу блока индикации.

Устройство распознавания искажения информационного цифрового потока – прототип, при поиске информации в общем информационном цифровом потоке определяет соответствие или несоответствие принятых сообщений протокольным правилам системы сигнализации ОКС 7, в зависимости от различных условий, устройство использует служебные сообщения выделенного канала системы сигнализации ОКС 7.

Недостатком прототипа является относительно узкая область применения, это объясняется тем, что прототип обеспечивает распознавание информационных потоков, циркулирующих только в выделенном канале системы сигнализации ОКС 7, а также он не позволяет выявлять несанкционированные деструктивные воздействия, вносимые злоумышленником, в распознанные прототипом информационные потоки.

Целью изобретения является разработка устройства распознавания искажения информационного цифрового потока, обладающего более широкой областью применения, т.е. позволяющего распознавать информационные потоки, циркулирующие не только в выделенных каналах сигнализации ОКС 7, но и распознавание искажения информационных цифровых потоков, циркулирующих в цифровых сетях связи, в частности, в сети передачи данных типа “Internet”, основанных на семействе коммуникационных протоколов TCP/IP, а также выявления несанкционированных деструктивных воздействий, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков.

Для достижения сформулированной цели в известное устройство распознавания искажения информационного цифрового потока, содержащее блок индикации, коммутатор, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим выходам формирователя управляющих сигналов, а информационный вход коммутатора подключен к информационному входу первого регистра и является информационным входом устройства, первый, третий и четвертый управляющий входы формирователя управляющих сигналов подключены к управляющим выходам соответственно первого регистра стратегии поиска, первого блока сравнения, и первого дешифратора, управляющий выход которого подключен к управляющему входу второго регистра стратегии поиска, управляющий выход второго регистра стратегии поиска подключен к управляющему входу четвертого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра подключены к соответствующим информационным входам первого блока сравнения, управляющий выход которого подключен к управляющему входу первого регистра стратегии поиска, управляющий выход которого подключен к управляющему входу второго регистра, управляющий выход второго регистра подключен к управляющему входу третьего регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы которого подключены к соответствующим информационным входам первого дешифратора, второй управляющий выход первого регистра стратегии поиска подключен к управляющему входу первого дешифратора, информационный выход коммутатора подключен к информационным входам третьего и пятого регистров, а второй управляющий вход формирователя управляющих сигналов подключен к управляющим входам четвертого регистра и второго дешифратора, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к соответствующим информационным входам первого запоминающего устройства, первый, второй, третий, четвертый, пятый и шестой информационные входы второго дешифратора подключены к соответствующим информационным выходам пятого регистра, управляющий вход которого подключен к управляющему выходу четвертого регистра, дополнительно введены первое и второе запоминающие устройства, второй блок сравнения и шифратор. Управляющий вход второго дешифратора подключен к первому управляющему выходу шифратора, второй управляющий выход которого подключен ко второму управляющему входу второго запоминающего устройства, первый управляющий вход которого подключен к управляющему выходу второго дешифратора. Первый, второй, третий, четвертый, пятый и шестой информационные выходы второго дешифратора подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным входам первого запоминающего устройства, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к первому, второму, третьему, четвертому, пятому и шестому информационным входам второго блока сравнения, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным выходам второго запоминающего устройства. Первый, второй и третий информационные выходы второго блока сравнения подключены соответственно к первому, второму и третьему информационным входам шифратора, первый, второй и третий информационные выходы которого подключены к первому, второму и третьему входу блока индикации соответственно. Тактовые входы первого, второго, третьего, четвертого и пятого регистров, первого и второго блока сравнения, первого и второго регистров стратегии поиска, первого и второго запоминающего устройства, второго блока сравнения и шифратора объединены и являются тактовым входом устройства.

Благодаря новой совокупности существенных признаков устройства распознавания искажения информационного цифрового потока, циркулирующего в СПД, в которое дополнительно введены элементы, обеспечивающие распознавание искажения информационных цифровых потоков, циркулирующих в цифровых сетях связи, в частности, в сети передачи данных типа “Internet”, основанных на семействе коммуникационных протоколов TCP/IP, а также выявления НДВ, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественными всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного устройства условию патентоспособности “новизна”. Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности “изобретательский уровень”.

Заявленное устройство поясняется чертежами, на которых

на фиг.1 представлена функциональная схема устройства;

на фиг.2 – функциональная схема формирователя управляющих сигналов;

на фиг.3 – заголовок кадра СПД технологии Ethernet 802.3/LLC.

Устройство распознавания искажения информационного цифрового потока, показанное на фиг.1, содержит блок индикации 17, коммутатор 1, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим выходам формирователя управляющих сигналов 8. Информационный вход коммутатора 1 подключен к информационному входу первого регистра 2 и является информационным входом устройства. Первый, третий и четвертый управляющий входы формирователя управляющих сигналов 8 подключены к управляющим выходам соответственно первого регистра стратегии поиска 4, первого блока сравнения 3, и первого дешифратора 7, управляющий выход которого подключен к управляющему входу второго регистра стратегии поиска 9. Управляющий выход второго регистра стратегии поиска 9 подключен к управляющему входу четвертого регистра 10. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра 2 подключены к соответствующим информационным входам первого блока сравнения 3, управляющий выход которого подключен к управляющему входу первого регистра стратегии поиска 4, управляющий выход которого подключен к управляющему входу второго регистра 5. Управляющий выход второго регистра 5 подключен к управляющему входу третьего регистра 6, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы которого подключены к соответствующим информационным входам первого дешифратора 7. Второй управляющий выход первого регистра стратегии поиска 4 подключен к управляющему входу первого дешифратора 7. Информационный выход коммутатора 1 подключен к информационным входам третьего 6 и пятого 11 регистров, а второй управляющий вход формирователя управляющих сигналов 8 подключен к управляющим входам четвертого регистра 10 и второго дешифратора 12, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к соответствующим информационным входам первого запоминающего устройства 13. Первый, второй, третий, четвертый, пятый и шестой информационные входы второго дешифратора 12 подключены к соответствующим информационным выходам пятого регистра 11, управляющий вход которого подключен к управляющему выходу четвертого регистра 10. Управляющий вход второго дешифратора 12 подключен к первому управляющему выходу шифратора 16, второй управляющий выход которого подключен ко второму управляющему входу второго запоминающего устройства 14, первый управляющий вход которого подключен к управляющему выходу второго дешифратора 12, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным входам первого запоминающего устройства 13. Первый, второй, третий, четвертый, пятый и шестой информационные выходы первого запоминающего устройства 13 подключены к первому, второму, третьему, четвертому, пятому и шестому информационным входам второго блока сравнения 15, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным выходам второго запоминающего устройства 14. Первый, второй и третий информационные выходы второго блока сравнения 15 подключены соответственно к первому, второму и третьему информационным входам шифратора 16, первый, второй и третий информационные выходы которого подключены к первому, второму и третьему входу блока индикации 17 соответственно, тактовые входы первого 2, второго 5, третьего 6, четвертого 10 и пятого 11 регистров, первого 3 и второго 15 блока сравнения, первого 4 и второго 9 регистров стратегии поиска, первого 13 и второго 14 запоминающего устройства, первого 3 и второго 15 блока сравнения и шифратора 16 объединены и являются тактовым входом устройства.

Коммутатор 1 служит для коммутации входной цифровой последовательности на вход третьего 6 и пятого 11 регистров. При поступлении на второй управляющий вход коммутатора 1 сигнала со второго выхода формирователя управляющих сигналов 8 осуществляется коммутация входного потока, поступающего на информационный вход коммутатора 1, к его выходу. При подаче сигнала с первого выхода формирователя управляющих сигналов 8 на первый управляющий вход коммутатора 1 происходит отключение информационного входа коммутатора 1 от его выхода. Вариант построения коммутатора представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып.1111) стр.226, рис 2.27 и может быть реализован на микросхемах серии К555ИП7.

Первый регистр 2 представляет собой восьмиразрядный последовательный регистр. Он предназначен для последовательного выделения восьми элементов входного цифрового потока, поступающего на его информационный вход.

Первый регистр стратегии поиска 4 представляет собой 96-ти разрядный последовательный регистр, в котором при поступлении на его управляющий вход управляющего импульса производится запись разрешающего импульса в первую ячейку и обнуление содержания других ячеек. Перемещение разрешающего управляющего импульса, поступившего с первого блока сравнения 3, осуществляется под воздействием F_t, поступивших по тактовому входу. После прохождения девяносто шести тактовых импульсов F_t управляющий импульс появляется на выходе первого регистра стратегии поиска 4.

Третий регистр 6 предназначен для последовательного выделения восьми элементов входного цифрового потока, поступающего на его информационный вход. При наличии управляющего импульса на его управляющем входе происходит обнуление содержания ячеек третьего регистра 6.

Второй регистр стратегии поиска 9 предназначен для определения момента времени, в течение которого на ячейках пятого регистра 11 находятся биты пакета данных, принадлежащих входному цифровому потоку, соответствующие битам, обозначающим поля данных “URG”, “АСК”, “PSH”, “RST”, “SYN”, “FIN” (см. фиг.3), а так же для обеспечения синхронизации работы второго дешифратора 12. Второй регистр стратегии поиска 9 представляет собой 224-х разрядный последовательный регистр, в котором при поступлении с выхода первого дешифратора 7 на его первый вход импульса производится запись единицы в первую ячейку и обнуление содержания других ячеек. Перемещение импульса, поступившего с первого дешифратора 7, осуществляется под воздействием F_t, поступающего на тактовый вход второго регистра стратегии поиска 9. После прохождения двухсот двадцати четырех тактовых импульсов F_t, управляющий импульс появляется на выходе второго регистра стратегии поиска 9, соединенным со вторым управляющим входом формирователя управляющих сигналов 9, управляющим входом второго дешифратора 12 и четвертого регистра 10.

Пятый регистр 11 предназначен для последовательного выделения на 1-6 выходах шести элементов входного цифрового потока, поступающего на его информационный вход с выхода коммутатора 1. При наличии импульса на управляющем входе происходит обнуление содержания ячеек пятого регистра 11. Тактирование работы пятого регистра 11 осуществляется подачей на его тактовый вход тактовых импульсов F_t. Схемы регистров известны и описаны, например, в а.с. 1591072 СССР, МПК⁶ G 11 С 19/00, заявл. 23.11.88, опубл. 07.09.90 и могут быть реализованы на микросхемах серии К555ИР8.

Формирователь управляющих сигналов 8, показанный на фиг.2, предназначен для выработки управляющих сигналов на коммутатор 1 в моменты прихода управляющих сигналов от соответствующих блоков. При поступлении сигнала на первый или на второй управляющие входы формирователя управляющих сигналов 8 на первом выходе формирователя управляющих сигналов 8 вырабатывается сигнал, поступающий на первый управляющий вход коммутатора 1. При поступлении сигнала на третий или на четвертый управляющий входы формирователя управляющих сигналов 8 на втором выходе формирователя управляющих сигналов 8 вырабатывается сигнал, поступающий на второй управляющий вход коммутатора 1. Формирователь управляющих сигналов 8 состоит из первого 8.1 и второго 8.2 элементов ИЛИ. Первый и второй входы первого элемента ИЛИ 8.1 являются соответственно первым и вторым управляющими входами формирователя управляющих сигналов 8. Первый и второй входы второго элемента ИЛИ 8.2 являются соответственно третьим и четвертым управляющими входами формирователя управляющих сигналов 8. Выходы первого и второго элементов ИЛИ являются соответственно первым и вторым управляющими выходами формирователя управляющих сигналов 8. Первый 8.1 и второй 8.2 элементы ИЛИ предназначены для логической развязки сигналов между входами и выходами микросхем. Вариант построения элементов ИЛИ известен и описан, например, в книге Интегральные микросхемы: Справочник/Б.В.Тарабрин, Л.Ф.Лунин, Ю.Н.Смирнов и др.; Под ред. Б.В.Тарабрина. – 2-е изд., испр. – М.: Энергоатомиздат, 1985. – 528 с., ил., стр 282 и может быть реализован на микросхемах серии К555ЛЛ1.

Первый блок сравнения 3 предназначен для определения наличия на его первом-восьмом информационных входах кодовой комбинации 10101011, обозначающей начальный ограничитель кадра. Появление этой комбинации является указанием на то, что следующий байт принадлежит заголовку кадра, принадлежащего входному цифровому потоку. В случае получения положительного решения на выходе первого блока сравнения 3 формируется сигнал, поступающий на управляющий вход первого регистра стратегии поиска 4 и на третий управляющий вход формирователя управляющих сигналов 8. Тактовая синхронизация работы устройства обеспечивается с помощью F_t.

Второй блок сравнения 15 предназначен для сравнения кодовых комбинаций, поступивших на его 1-6 и 7-12 информационные входы. В случае совпадения сообщений с первого запоминающего устройства 13 и второго запоминающего устройства 14 с выхода второго блока сравнения 15 передается соответствующее сообщение на вход шифратора 16. В случае не совпадения принятого сообщения от первого запоминающего устройства 13 ни с одним из сообщений, хранящимся во втором запоминающем устройстве 14 на входе второго шифратора 16, поступает соответствующее сообщение. Вариант построения блоков сравнения представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (массовая радиобиблиотека. Вып.1111) стр.273, рис.2.68 и может быть реализован на микросхемах серии К555СП1.

Второй регистр 5 предназначен для выработки управляющего импульса на обнуление содержания ячеек третьего регистра 6 после считывания с него информации. Он представляет собой двухразрядный последовательный регистр. С выхода второго разряда которого, являющегося выходом второго регистра 5, управляющий сигнал поступает на управляющий вход третьего регистра 6.

Четвертый регистр 10 предназначен для выработки управляющего импульса на обнуление содержания ячеек пятого регистра 11 после считывания с него информации. Он представляет собой двухразрядный последовательный регистр. С выхода второго разряда которого, являющегося выходом четвертого регистра 10, управляющий сигнал поступает на управляющий вход пятого регистра 11. Второй 5 и четвертый 10 регистры идентичны. Вариант построения регистров представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып.1111) стр.78, рис.1.57 и может быть реализован на микросхемах серии К555ТМ9.

Первый дешифратор 7 предназначен для преобразования восьми элементов пакета данных, поступающих с третьего регистра 6, в информацию о “вложенном” в пакет протоколе более высокого уровня. Управляющий сигнал на управляющем выходе первого дешифратора 7 появляется в том случае, если принятая последовательность соответствует значению 00000110, означающая, что поле данных “Протокол” несет в себе информацию о транспортном протоколе TCP. Срабатывание первого дешифратора 7 осуществляется в момент прихода управляющего сигнала с выхода первого регистра стратегии поиска 4 на управляющий вход первого дешифратора 7.

Второй дешифратор 12 предназначен для преобразования информации, хранимой в полях данных “URG” (поле срочного указателя), “АСК” (поле подтверждения), “PSH” (функция проталкивания), “RST” (перезагрузка данного соединения), “SYN” (синхронизация номеров очереди), “FIN” (нет больше данных для передачи) заголовка кадра, поступивших на его информационные входы с выходов пятого 11 регистра, в соответствующую кодовую. Срабатывание второго дешифратора 12 осуществляется в момент прихода сигнала с выхода второго регистра стратегии поиска 9 на управляющий вход второго дешифратора 12. Вариант построения дешифраторов известен и описан, например, в книге Шлямберский В.И. Основы техники передачи дискретных сообщений. – М.: Связь, 1973, стр.146, рис.3.36 и может быть реализован на микросхемах серии К555ИД7.

Первое запоминающее устройство 14 представляет собой оперативное запоминающее устройство, хранящее кодовую комбинацию, соответствующую определенной комбинации ТСР-флагов, поступающую с выхода второго дешифратора 12 и при подаче тактового импульса F_t, передающейся на второй блок сравнения 15.

Второе запоминающее устройство 15 представляет собой постоянное запоминающее устройство, хранящее все допустимые (разрешенные) кодовые комбинации, которые описывают санкционированные комбинации ТСР-флагов. Кодовые комбинации последовательно считываются и передаются во второй блок сравнения 15 при наличии разрешенного сигнала, поступающего со второго дешифратора 12, и перестающие считываться по завершении списка допустимых кодовых комбинаций или при поступлении запрещающей кодовой комбинации с выхода шифратора 16. Схемы запоминающих устройств известны и описаны, например, в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып.1111) стр.169 и 171. В частности такие схемы могут быть реализованы на микросхемах серии К555ИР26, К555ПР6.

Шифратор 17 предназначен для преобразования кодовых комбинаций, поступивших на его информационные входы в соответствующие служебные сообщения. В случае, если принята кодовая комбинация, говорящая о соответствии анализируемой комбинации ТСР-флагов, принятой из цифрового потока, одной из комбинаций, хранимых во втором запоминающем устройстве 14, шифратор 16 передает управляющий сигнал на второе запоминающее устройство 14 для его постановки в исходное положение и готовности к сравниванию с другой принимаемой кодовой комбинацией, а принятая информация преобразуется в сообщение о том, что происходит процесс установления соединения, передачи данных или разрыва соединения по протокольным правилам TCP/IP и цифровой поток не несет в себе несанкционированных деструктивных воздействий. В случае, если принят сигнал о несоответствии принятой комбинации ТСР-флагов ни одной из запомненных во втором запоминающем устройстве 14, передается на блок индикации 17 сообщение о несанкционированном деструктивном воздействии, внесенным злоумышленником при установлении, обмене или разрыве соединения с использованием транспортного протокола TCP и передается управляющий сигнал на второй управляющий вход формирователя управляющих сигналов 8. Схема шифратора известна и описана, например, в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып.1111) стр.140, рис.1.100. В частности такие схемы могут быть реализованы на микросхемах серии К555ИВ3, К555ИВ1.

Блок индикации 17 предназначен для визуального отображения информации о том, правильно или с наличием деструктивных воздействий происходит установление, обмен или разрыв соединения с использованием транспортного протокола TCP. Схема индикатора известна и описана, например, в книге Вениаминов В.Н. Микросхемы и их применение: Справочное пособие. – М.: Радио и связь, 1989, стр.197, рис.7.1.

Устройство работает следующим образом.

Входными сигналами для устройства распознавания искажения информационного цифрового потока (фиг.1) является цифровая последовательность F_i и сигнал тактовой частоты F_t, поступающие из сети передачи данных.

С помощью первого регистра 2 осуществляется выделение восьми элементов цифрового потока, которые в первом блоке сравнения 3 сопоставляются с образом блока данных “Начальный ограничитель кадра” при совпадении восьми элементов кода и образа блока “Начальный ограничитель кадра” на управляющем выходе первого блока сравнения 3 формируется сигнал, под воздействием которого формирователь управляющих сигналов 8 вырабатывает управляющий сигнал коммутатору 1, а тот обеспечивает подключение входного цифрового потока на вход третьего регистра 6 и начинает функционировать первый регистр стратегии поиска 4. Тактовая синхронизация работы устройства осуществляется с помощью F_t, поступающей из сети передачи данных.

Первый регистр стратегии поиска 4, в соответствии с известной информацией о структуре кадров цифрового потока, после поступления на его вход управляющего сигнала производит отсчет девяносто шести тактовых импульсов с целью определения момента нахождения на ячейках третьего регистра 6 кодовой комбинации, соответствующей полю данных “Протокол” (см. фиг.3). С приходом девяносто шестого тактового импульса первый регистр стратегии поиска 4 генерирует управляющий сигнал, под воздействием которого первым дешифратором 7 производится дешифрация кодовой комбинации поля данных “Протокол”, находящейся в данный момент времени на ячейках третьего регистра 6, с выделением информации о типе вложенного протокола верхнего уровня в пакет данных и отключение коммутатором 1 под воздействием управляющего импульса с формирователя управляющих сигналов 8 входного цифрового потока от входа третьего регистра 6, а также начало функционирования второго регистра 5, который с приходом следующего тактового импульса генерирует управляющий сигнал на обнуление содержания ячеек третьего регистра 6 после снятия с них информации.

С целью дальнейшей проверки принятых сообщений на соответствие порядка поступления служебных сообщений информационного цифрового потока правилам организации обмена данными транспортного протоколе TCP в случае, если пакет данных несет в себе информацию вложенного протокола TCP, первый дешифратор 7 генерирует управляющий сигнал, под воздействием которого формирователь управляющих сигналов 8 вырабатывает управляющий сигнал коммутатору 1, а тот обеспечивает подключение входного цифрового потока на вход пятого регистра 11 и начинает функционировать второй регистр стратегии поиска 9. Второй регистр стратегии поиска 9, в соответствии с известной информацией о структуре кадров цифрового потока, после поступления на его вход управляющего сигнала производит отсчет двести двадцати четырех тактовых импульсов с целью определения момента нахождения на ячейках пятого регистра 11 кодовой комбинации, соответствующей битам полей данных “URG”, “АСК”, “PSH”, “RST”, “SYN”, “FIN”. С приходим двести двадцать четвертого тактового импульса второй регистр стратегии поиска 9 генерирует управляющий сигнал, под воздействием которого вторым дешифратором 12 производится дешифрация битов полей данных “URG”, “АСК”, “PSH”, “RST”, “SYN”, “FIN”, находящихся в данный момент времени на ячейках пятого регистра 11, отключение коммутатором 1 под воздействием управляющего импульса с формирователя управляющих сигналов 8 входного цифрового потока от входа пятого регистра 11, а также начало функционирования четвертого регистра 10, который с приходом следующего тактового импульса генерирует управляющий сигнал на обнуление содержания ячеек пятого регистра 11 после снятия с них информации.

Далее цифровая комбинация с выхода второго дешифратора 12 поступает в первое запоминающее устройство 13. С передачей в оперативное запоминающее устройство цифровой комбинации о комбинации ТСР-флагов, на управляющий вход второго запоминающего устройства 14 поступает от второго дешифратора 12 управляющий сигнал, дающий команду на последовательное считывание из постоянного запоминающего устройства сохраненных цифровых комбинаций на второй блок сравнения 15.

Второй блок сравнения 15 осуществляет сравнение цифровых комбинаций, принятых от первого 13 и второго 14 запоминающих устройств. При совпадении принятой комбинации с одной из заранее сохраненных в постоянном запоминающем устройстве передается сообщение на вход шифратора 16, который производит преобразование типа сообщения в информацию о том, на каком этапе происходит работа транспортного протокола TCP и далее информация передается на блок индикации 17 для визуального отображения. Вместе с этим, шифратор 16 передает на второй управляющий вход второго запоминающего устройства 14 управляющий сигнал об остановке перебора цифровых комбинаций, постановке второго запоминающего устройства 14 в исходное положение и готовность к сравнению с другой принятой комбинацией. В случае, если был произведен перебор всех запомненных комбинаций и не было найдено соответствующей цифровой комбинации, в конце списка, хранящегося во втором запоминающем устройстве 14, хранится комбинация, при получении которой второй шифратор 16 будет генерировать сообщение, обозначающее наличие запрещенной комбинации ТСР-флагов в пакете данных, передающихся в информационном потоке. Данное сообщение будет выводиться на блок индикации 17, при этом на второй управляющий вход формирователя управляющих сигналов 8 будет подаваться управляющий сигнал, запрещающий подачу входной цифровой последовательности.

Таким образом, преимущества данного устройства состоят в том, что благодаря новой совокупности существенных признаков устройства распознавания искажения информационного цифрового потока, существует возможность выявления несанкционированных деструктивных воздействий, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков при установлении, обмене или разрыве соединения с использованием транспортного протокола TCP. Устройству присущи простота реализации и модификации.

Формула изобретения

Устройство распознавания искажения информационного цифрового потока, содержащее блок индикации, шифратор, два блока сравнения, пять регистров, два регистра стратегии поиска, формирователь управляющих сигналов, два дешифратора, коммутатор, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим выходам формирователя управляющих сигналов, а информационный вход коммутатора подключен к информационному входу первого регистра и является информационным входом устройства, первый, третий и четвертый управляющие входы формирователя управляющих сигналов подключены к управляющим выходам соответственно первого регистра стратегии поиска, первого блока сравнения и первого дешифратора, управляющий выход которого подключен к управляющему входу второго регистра стратегии поиска, управляющий выход второго регистра стратегии поиска подключен к управляющему входу четвертого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра подключены к соответствующим информационным входам первого блока сравнения, управляющий выход которого подключен к управляющему входу первого регистра стратегии поиска, управляющий выход которого подключен к управляющему входу второго регистра, управляющий выход которого подключен к управляющему входу третьего регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы которого подключены к соответствующим информационным входам первого дешифратора, второй управляющий выход первого регистра стратегии поиска подключен к управляющему входу первого дешифратора, информационный выход коммутатора подключен к информационным входам третьего и пятого регистров, второй управляющий вход формирователя управляющих сигналов подключен к управляющим входам четвертого регистра и второго дешифратора, первый, второй, третий, четвертый, пятый и шестой информационные входы второго дешифратора подключены к соответствующим информационным выходам пятого регистра, управляющий вход которого подключен к управляющему выходу четвертого регистра, отличающееся тем, что в него введены первое и второе запоминающее устройство, при этом управляющий вход второго дешифратора подключен к первому управляющему выходу шифратора, второй управляющий выход которого подключен ко второму управляющему входу второго запоминающего устройства, первый управляющий вход которого подключен к управляющему выходу второго дешифратора, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным входам первого запоминающего устройства, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к первому, второму, третьему, четвертому, пятому и шестому информационным входам второго блока сравнения, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным выходам второго запоминающего устройства, первый, второй и третий информационные выходы второго блока сравнения подключены соответственно к первому, второму и третьему информационным входам шифратора, первый, второй и третий информационные выходы которого подключены к первому, второму и третьему входам блока индикации соответственно, тактовые входы первого, второго, третьего, четвертого и пятого регистров, первого и второго блоков сравнения, первого и второго регистров стратегии поиска, первого и второго запоминающего устройства и шифратора объединены и соединены с тактовым входом устройства.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 28.09.2006

Извещение опубликовано: 20.05.2008 БИ: 14/2008