Патент на изобретение №2260853

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И САМОКОНТРОЛЯ ЗНАНИЙ ОБУЧАЕМЫХ

(57) Реферат:

Изобретение относится к области обучения, а именно к учебным устройствам, и может быть использовано для обучения и контроля знаний и диагностики качества обучения в различных учебных заведениях независимо от формы обучения, в том числе и с применением дистанционных технологий, а также может найти применение в отделах охраны труда и техники безопасности предприятий.

Известно устройство для контроля знаний обучаемых по авторскому свидетельству СССР на изобретение №1149302, МПК G 09 В 7/02, опубл. 07.04.85. Бюл. №13. Оно содержит блок ввода ответных действий обучаемого, генератор импульсов, три распределителя импульсов, два формирователя импульсов, блок формирователей импульсов, блок регистрации правильных ответов, блок регистрации неправильных ответов, три элемента задержки, триггер, первый, второй элементы И, элементы И первой группы, элементы И второй группы, блок элементов И, первый, второй, третий элементы ИЛИ. Выход блока регистрации правильных ответов соединен с одним из входов блока регистрации неправильных ответов, а один из его входов – с выходами элементов И второй группы. Входы элементов И второй группы соединены с выходом второго формирователя импульсов, с выходом первого распределителя импульсов, другой выход которого через первый элемент задержки подключен к входу первого элемента И, а вход – непосредственно к выходу второго элемента ИЛИ. Вход второго элемента ИЛИ соединен с выходом первого формирователя импульсов. Входы элементов И первой группы подключены к выходу второго элемента задержки. Вход второго элемента И соединен с выходом первого элемента ИЛИ, а выход – с входом второго распределителя импульсов, другой вход которого через блок элементов И подключен к выходам блока формирователей импульсов и третьего распределителя импульсов. Вход третьего распределителя импульсов соединен с выходом второго элемента ИЛИ, подключенным к входу триггера. Вход блока формирователей импульсов подключен к выходу блока ввода ответных действий обучаемого. Блоки и узлы, из которых состоит это известное устройство, их взаимосвязь обеспечивают функционирование устройства в режимах обучения и контроля знаний. Причем, каждому коду задания при использовании этого устройства соответствует единственный ответ. К недостаткам этого устройства следует отнести то, что оно не распознает правильность неоднозначных ответов, связанных с неупорядоченной последовательностью символов в ответе, с необходимостью ограничения числа значащих символов ответа, использованием в ответе специальных символов, например таких, как +, ;, (). Следовательно, эксплуатационные характеристики устройства ограничены, поскольку его невозможно использовать для целого класса заданий с неоднозначными ответами. Кроме этого, это устройство не может быть использовано для осуществления самоконтроля знаний обучаемых.

Последовательное включение двух блоков суммирования при совместной работе распределителей импульсов позволяет реализовать многовариантные режимы ответов на один код задания, т.е. осуществить принцип кодовой избыточности за счет возможности удлинения кодов. Кроме этого при использовании данного устройства обеспечивается возможность распознавания правильности неоднозначных ответов и достигается соответствие каждому ответу неограниченного числа кодов заданий. Естественно, что все это расширяет логико-дидактические возможности устройства и улучшает его эксплуатационные характеристики. Однако это известное устройство имеет ряд недостатков.

Во-первых, в системах множественного выбора устройство не обеспечивает возможность реализации сложных критериев правильности ответов, задаваемых булевыми функциями, что значительно ограничивает логико-дидактические возможности устройства.

В-третьих, кодирование заданий осуществляется только по одной, жестко зафиксированной системе, в которой заложена устойчивость против попыток разгадать принцип кодирования ответов. Но по мере накопления статистических сведений эта устойчивость может снизиться до нуля, и контроль, осуществляемый устройством, потеряет информативность.

В-четвертых, в известном устройстве ограничены функции автоматизированного контроля знаний обучаемых, поскольку известным устройством невозможно организовать контроль качества обучения и анализ самостоятельной работы обучаемых, в частности при дистанционном обучении. Невозможность организации многофункционального автоматизированного контроля связана с тем, что конструктивное выполнение известного устройства не предусматривает возможность компьютерной обработки введенной в устройство информации.

Задача изобретения – улучшить логико-дидактические и эксплуатационные характеристики устройства и расширить сферу его применения.

Задача решена следующим образом.

Общим с прототипом является то, что устройство для контроля и самоконтроля знаний обучаемых содержит блок ввода ответных действий обучаемого, входами которого являются клавиши клавиатуры, соответствующие определенным вводимым символам, блок режимов работы, формирователь пароля, блок индикаторов, последовательно соединенный с формирователем пароля, и коммутатор, но в отличие от прототипа согласно изобретению оно дополнительно содержит первый блок памяти, первый вход которого соединен с первым выходом блока ввода ответных действий обучаемого, второй блок памяти, третий блок памяти, первым входом соединенный с первым выходом второго блока памяти, а выходом – с первым входом формирователя пароля, четвертый блок памяти, первый вход которого соединен с первым выходом коммутатора, пятый блок памяти, к выходу которого подключен второй вход формирователя пароля. Кроме этого заявляемое устройство в отличие от прототипа дополнительно содержит блок равенства, первый вход которого соединен со вторым выходом второго блока памяти, а его второй вход соединен с выходом четвертого блока памяти, блок управления повторами, первый вход которого подключен к первому выходу коммутатора, преобразователь ответа без учета порядка, выход которого соединен с третьим входом формирователя пароля и с третьим входом блока равенства, преобразователь кодов, вход которого подключен к первому выходу блока ввода ответных действий обучаемого, а выход – к первому входу второго блока памяти, к первому входу пятого блока памяти, ко второму входу блока управления повторами, к первому входу преобразователя ответа без учета порядка и к первому входу блока режимов работы, блок управления сбросом, первый выход которого соединен со вторым входом пятого блока памяти, с пятым входом формирователя пароля, с третьими входами второго и третьего блоков памяти, при этом вторые входы этих блоков памяти соединены со вторым выходом коммутатора. Отличием является также то, что второй выход блока ввода ответных действий обучаемого является выходом синхронизации и соединен со вторым входом первого блока памяти, вторым входом блока режимов работы, третий выход блока ввода ответных действий обучаемого соединен с четвертым входом формирователя пароля, его четвертый выход соединен со вторым входом блока управления сбросом, пятый выход блока ввода ответных действий обучаемого соединен с первым входом блока управления сбросом, а шестой его выход связан с одним из двенадцати входов блока индикаторов. Кроме этого второй выход блока управления сбросом соединен с первым входом коммутатора, третьим входом блока режимов работы, со вторым входом четвертого блока памяти, со вторым входом преобразователя ответа без учета порядка, с шестым входом формирователя пароля, с третьим входом блока управления повторами, с выходом которого соединен второй вход коммутатора. Третий вход преобразователя ответов без учета порядка подключен к первому выходу коммутатора. Третий вход четвертого блока памяти соединен с выходом преобразователя кодов. Первый выход блока индикаторов связан с одним из входов пятого блока памяти, а его второй выход – с четвертым входом блока режимов работы, при этом пятый вход блока режимов работы соединен с седьмым выходом блока ввода ответных действий обучаемого. Третий и четвертый входы пятого блока памяти подключены соответственно к первому и третьему из восьми выходам блока режимов работы, причем, к первому выходу блока индикаторов подключен пятый вход пятого блока памяти, а шестой вход пятого блока памяти соединен со вторым выходом блока ввода ответных действий обучаемого. Первый вход блока индикаторов заявляемого устройства соединен с третьим входом блока режимов работы, ко второму входу блока индикаторов подключен шестой выход блока ввода ответных действий обучаемого, третий вход блока индикаторов соединен с первым выходом блока управления сбросом, к четвертому входу блока индикаторов подключен первый выход блока режимов работы, к пятому входу – четвертый выход блока режимов работы, шестой вход блока индикаторов соединен со вторым выходом блока режимов работы, седьмой, восьмой, десятый, одиннадцатый входы блока индикаторов соединены соответственно со вторым, первым, третьим и четвертым выходами формирователя пароля, девятый вход блока индикаторов и седьмой вход формирователя пароля подключены к выходу блока равенства, двенадцатый вход блока индикаторов связан с первым выходом блока ввода ответных действий обучаемого. Пятый выход блока режимов работы соединен с четвертым входом блока управления повторами, шестой выход блока режимов работы соединен с пятым, а седьмой с четвертым входами блока равенства, восьмой выход блока режимов работы связан с третьим входом коммутатора. Выход первого блока памяти, четвертый вход четвертого блока памяти и седьмой вход пятого блока памяти служат для подключения к компьютеру. Входами блока ввода ответных действий обучаемого являются клавиши клавиатуры компьютера, а его выходы связаны через шифратор, входящий в этот блок, с соответствующими на этой клавиатуре клавишами.

Таким образом, заявляемое устройство отличается от прототипа тем, что оно дополнительно содержит пять блоков памяти, блок равенства, блок управления повторами, преобразователь ответа без учета порядка, преобразователь кодов, блок управления сбросом, а также наличием новых связей между блоками, обеспечивающих функционирование устройства в режимах контроля и самоконтроля знаний обучаемых.

Отличия от прототипа подтверждают новизну заявляемого устройства.

За счет введения новых блоков, новых связей между блоками обеспечена возможность хранения всей введенной информации, а также обеспечено управление повторами вводимых знаков, повышена информативность пароля, повышена кодовая избыточность и множественность ответов на каждый код задания. Кроме этого, предложенная схема устройства допускает распознавание правильности ответов со сложной логистикой, задаваемыми булевыми функциями. Все это расширяет логико-дидактические возможности устройства и его эксплуатационные характеристики.

В заявляемом устройстве предусмотрено подключение к компьютеру. Возможность компьютерной обработки вводимой в устройство информации расширяет его эксплуатационные характеристики и область применения, позволяет обучаемым осуществлять самоконтроль и внешний контроль знаний, что очень важно при дистанционном обучении. Автоматизированный контроль в свою очередь повышает качество обучения при любых формах обучения.

На фиг.1 изображена блок-схема заявляемого устройства, на фиг.2-13 приведены структурные схемы отдельных входящих в это устройство блоков.

На фиг.2 представлена схема блока режимов работы, на фиг.3 – второго блока памяти, на фиг.4 – третьего блока памяти, на фиг.5 – схема блока равенства. На фиг.6 приведена структурная схема блока управления сбросом, на фиг.7 – схема коммутатора, на фиг.8 – четвертого блока памяти, на фиг.9 – блока управления повторами, на фиг.10 – пятого блока памяти, на фиг.11 – преобразователя ответа без учета порядка, на фиг.12 – формирователя пароля, на фиг.13 – блока индикаторов.

Устройство (фиг.1) содержит блок ввода ответных действий обучаемого 1, первый блок памяти 2, преобразователь кодов 3, блок режимов работы 4, второй блок памяти 5, третий блок памяти 6, блок равенства 7, блок управления сбросом 8, коммутатор 9, четвертый блок памяти 10, блок управления повторами 11, пятый блок памяти 12, преобразователь ответа без учета порядка 13, формирователь пароля 14 и блок индикаторов 15.

Первый блок памяти 2 последовательно соединен с блоком ввода ответных действий обучаемого и представляет собой запоминающее устройство, предназначенное для сбора и хранения всей информации, вводимой обучаемым с помощью клавиш клавиатуры. Выход блока 2 предназначен для подключения к компьютеру. Таким образом, вся информация, хранящаяся в блоке памяти, 2 после окончания работы может быть передана в компьютер, тем самым обеспечена возможность компьютерной обработки результатов самостоятельной работы обучаемого.

Преобразователь кодов 3 соединен с блоком ввода ответных действий обучаемого 1 (фиг.1) и представляет собой комбинационную логическую схему, преобразующую входные восьмизначные двоичные коды в двоичные коды меньшей длины. Один из вариантов выполнения логической схемы преобразователя кодов 3 может быть реализован в соответствии с таблицей 1.

Соответственно этим пятизначным двоичным кодам, поступающим на выход преобразователя кодов 3, представлены и схемы блока режимов работы (фиг.2), второго блока памяти (фиг.3), четвертого блока памяти (фиг.8), пятого блока памяти (фиг.10), блока управления повторами (фиг.9), преобразователя ответа без учета порядка (фиг.11), входы которых связаны с выходом преобразователя кодов 3.

Возможны и другие варианты выполнения преобразователя кодов 3, когда входные восьмизначные двоичные коды преобразуются в двоичные коды иной длины (не пятизначные). Сущность изобретения при этом не меняется.

Блок режимов работы 4 (фиг.2) содержит двоичный регистр, образованный триггерами 16, 17, 18, 19, обозначенными буквами А, В, С, D, триггеры 20, 21, обозначенные соответственно как Е, F, схему И 22, элемент совпадения 23, элемент ИЛИ 24 и инвертор 25.

Первый вход блока режимов 4 соединен с выходом преобразователя кодов 3 (фиг.1), с которого поступают четырехзначные двоичные коды (в параллельном виде) на единичные входы J и нулевые входы К триггеров (фиг.2).

Второй вход блока режимов работы 4 соединен со вторым выходом (выходом синхронизации) блока ввода ответных действий обучаемого 1 (фиг.1). Первый синхроимпульс, поступивший с этого выхода, перепишет подаваемые коды в регистр блока 4 и одновременно переведет в единичное состояние триггер 20. В результате схема И 22 окажется запертой, и в дальнейшем число в регистре меняться не будет. Первый синхроимпульс не пройдет на восьмой выход блока режимов работы благодаря элементу совпадения 23.

Четвертый вход блока режимов работы 4 подключен ко второму выходу блока индикаторов 15 (фиг.1). Пока на этом входе поддерживается высокий уровень, а триггер 21 (фиг.2) находится в нулевом состоянии, все синхроимпульсы, кроме первого, поступающие на второй вход блока 4 со второго выхода блока ввода ответных действий обучаемого 1, будут проходить на его восьмой выход, который соединен с третьим входом коммутатора 9 (фиг.1).

Третий вход блока режимов работы 4 подключен ко второму выходу блока управления сбросом 8 (фиг.1). По этому входу все триггеры 16-21 блока режимов работы 4 (фиг.2) низким уровнем напряжения, подаваемым со второго выхода блока 8, устанавливаются в нулевое состояние.

При помощи триггеров 16-19 задаются режимы работы всего устройства. Всего возможно 16 режимов, которые отражены в таблице 2.

В режимах 8, 9, 10, 11 осуществляется внешний контроль в сочетании с самоконтролем.

В режимах 12, 13, 14, 15 выполняется внешний контроль без самоконтроля.

Второй блок памяти 5 (фиг.3) представляет собой шестнадцатиразрядный сдвиговый регистр, образованный триггерами 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41. Первый вход второго блока памяти 5 (фиг.1) соединен с выходом преобразователя кодов 3. Второй вход второго блока памяти 5 соединен со вторым выходом коммутатора 9. С выхода блока 3 поступает четырехзначное число, которое под действием синхроимпульса, поступившего с выхода коммутатора 9, записывается в параллельном виде в первые четыре триггера 26, 27, 28, 29 блока 5 (фиг.3). Второе поступившее число с выхода преобразователя кодов 3 записывается в эти же триггеры, но при этом первое переписывается в триггеры 30, 31, 32, 33 и так далее. Таким образом второй блок памяти 5 представляет собой сдвиговый регистр, сдвигающий число одним импульсом на четыре разряда. Регистр является разомкнутым: число, хранящееся в триггерах 38, 39, 40, 41, под действием очередного синхроимпульса стирается. Второй блок памяти 5 имеет два выхода, на первый из которых (фиг.3) поступает шестнадцатизначное число в параллельном виде, на второй – восьмизначное число, хранящееся в первой половине регистра (триггеры 26, 27, 28, 29, 30, 31, 32, 33). Третий вход второго блока памяти 5 соединен с первым выходом блока управления сбросом 8 (фиг.1). Все триггеры блока 5 устанавливаются в нулевое положение низким уровнем напряжения, подаваемым с первого выхода блока 8.

Третий блок памяти 6 (фиг.4) содержит восьмиразрядный регистр 42 и сумматор 43. На первый вход блока памяти 6, который соединен с первым выходом второго блока памяти 5, поступают числа из первой половины сдвигового регистра блока 5. Эти числа поступают на первый вход сумматора 43 (фиг.4), на второй вход которого поступают числа из регистра 42. Второй вход третьего блока памяти 6 соединен со вторым выходом коммутатора 9 (фиг.1). Под действием синхроимпульса, подаваемого со второго выхода коммутатора 9, входное число суммируется с числом, хранящимся в регистре 42 третьего блока памяти 6, и сумма записывается в этот же регистр с одновременным стиранием прежнего числа. Третий вход третьего блока памяти 6 соединен с первым выходом блока управления сбросом 8 (фиг.1). По третьему входу регистр 42 (фиг.4) устанавливается в нулевое состояние.

Блок равенства 7 (фиг.5) содержит две схемы равенства 44, 45 и логическую схему 46. Первый вход блока равенства 7 соединен со вторым выходом второго блока памяти 5 (фиг.1). Второй вход блока равенства 7 соединен с выходом четвертого блока памяти 10, третий вход – с выходом преобразователя ответа без учета порядка 13, четвертый и пятый входы – с инверсным и прямым выходами соответственно триггера D блока режимов работы 4 (фиг.1). На первый вход блока 7 поступает число из первой половины сдвигового регистра блока памяти 5. Оно подается на обе схемы равенства 44, 45 (фиг.4). Схема 44 сравнивает это число с числом, поступившим с выхода четвертого блока памяти 10, схема 45 сравнивает с числом, поступившим с выхода преобразователя ответа без учета порядка 13. Результат сравнения поступает на выход блока равенства 7. Выбор схемы равенства при этом определяется состоянием триггера D блока режимов работы 4.

Коммутатор 9 (фиг.7) содержит два триггера 50, 51 и два логических элемента И 52 и 53. Первый вход коммутатора 9 (фиг.1) соединен со вторым выходом блока управления сбросом 8, по этому входу он устанавливается в нулевое состояние. Второй вход коммутатора 9 соединен с выходом блока управления повторами 11 (фиг.1), который управляет повторами знаков ответа. Если повторы запрещены, то схема И 52 заперта, и синхроимпульсы, поступающие на третий вход коммутатора 9 с восьмого выхода блока режимов работы 4, не проходят на его первый выход. Первым синхроимпульсом переводится в единичное состояние триггер 51 (фиг.7). Второй синхроимпульс проходит на второй выход коммутатора 9 и переводит в единичное состояние триггер 50. С этого момента все синхроимпульсы, поступающие на третий вход коммутатора 9, проходят только на первый выход коммутатора 9. Таким образом, коммутатор 9 первые два импульса отправляет только на второй выход, а все остальные – только на первый.

Четвертый блок памяти 10 (фиг.8) содержит собственно запоминающее устройство (ЗУ) 54 и регистр адреса (RG) 55. Запоминающее устройство должно быть большой емкости. Допустим, его емкость равна 4096 байт. Тогда его адресом будет двенадцатиразрядное двоичное число. Адрес состоит из двух частей. Первую часть образуют восьмизначные числа, поступающие с выхода ЗУ 54 на вход восьмиразрядного регистра 55. Вторая часть состоит из четырех двоичных знаков. Это четырехзначное число поступает на третий вход четвертого блока памяти 10 с выхода блока преобразователя кодов 3. Второй вход четвертого блока памяти 10 соединен со вторым выходом блока управления сбросом 8 (фиг.1). По второму входу регистр 55 блока памяти 10 устанавливается в нулевое состояние. Первый вход блока 10 соединен с первым выходом коммутатора 9 (фиг.1), с которого подаются синхроимпульсы. Под действием каждого синхроимпульса на выход четвертого блока памяти поступает восьмизначное двоичное число в параллельном виде, снимаемое с выхода ЗУ 54 блока 10. Это число подается в блок равенства 7, второй вход которого соединен с выходом четвертого блока памяти 10. Четвертый вход блока памяти 10 предназначен для подключения к компьютеру.

Блок управления повторами 11 (фиг.9) содержит дешифратор 56, блок 57 из шестнадцати триггеров и логических элементов И, и элемент ИЛИ 58. Третий вход блока управления повторами 11, по которому все триггеры устанавливаются в нулевое состояние, соединен со вторым выходом блока управления сбросом 8 (фиг.1). Первый вход блока 11, на который подаются синхроимпульсы, соединен с первым выходом коммутатора 9. На второй вход поступают четырехзначные двоичные числа с выхода преобразователя кодов 3 (фиг.1). Четвертый вход блока 11 соединен с пятым выходом блока режимов работы 4. Если триггер 18 (фиг.2) блока режимов работы 4 находится в нулевом состоянии, то на четвертом входе блока 11 поддерживается высокий уровень напряжения, благодаря чему на выходе элемента ИЛИ 58 (фиг.9) также будет высокий уровень напряжения независимо от состояния триггеров блока управления повторами 11. Если же триггер 18 (фиг.2) блока режимов работы 4 переведен в единичное состояние, то уровень напряжения на выходе блока 11 будет определяться состоянием триггеров блока 57 (фиг.9). Допустим, что на второй вход блока управления повторами 11 поступило двоичное число 0010. Тогда под действием синхроимпульса триггер С₂ блока 57 (фиг.9) перейдет в единичное состояние. На выходе блока управления повторами 11 на момент действия синхроимпульса будет неизменным высокий уровень напряжения. Если на второй вход блока 11 подать еще раз то же самое число 0010, то на этот раз на выходе блока 11 будет низкий уровень напряжения, так как триггер С₂ находится в единичном состоянии, а его инверсный выход, подключенный к входу соответствующей схемы И, поддерживает на ее выходе низкий уровень напряжения. Таким образом, при подаче на второй вход блока управления повторами 11 повторного кода синхроимпульс не проходит на первый выход коммутатора 9, так как схема И 52 (фиг.7) оказывается запертой низким уровнем напряжения, поступившего с выхода блока 11 на второй вход коммутатора 9. В результате этого повторное нажатие одной и той же клавиши не изменит результат работы всего устройства.

Преобразователь ответа без учета порядка 13 (фиг.11) содержит сумматор 63 и триггерный восьмиразрядный регистр 64. Первый вход преобразователя 13 соединен с выходом преобразователя кодов 3, с которого поступает четырехзначное двоичное число. Перед подачей его на первый вход сумматора 63 оно преобразуется в восьмизначное двоичное число путем записи нулей между его цифрами. Например, число 0110 преобразуется в число 00010100, число 1011 – в число 001000101 и т.д. На второй вход сумматора 63 с выхода регистра 64 (фиг.11) подается шестнадцатиразрядное двоичное число. При подаче импульсов на третий вход преобразователя ответа без учета порядка 13 в регистре 64 накапливается арифметическая сумма поступающих на первый вход преобразователя 13 чисел. Эта сумма поступает на третий вход блока равенства 7 и на третий вход формирователя пароля 14 (фиг.1). Второй вход преобразователя ответа без учета порядка 13 соединен со вторым выходом блока управления сбросом 8 (фиг.1). По этому входу регистр 64 преобразователя 13 устанавливается в нулевое состояние.

Формирователь пароля 14 (фиг.12) содержит логические элементы И 65 и 71, счетчик 66, дешифратор 67, регистр 68 из шестнадцати триггеров, обозначенных D₀-D₁₅

Принцип работы заключен в следующем. Всякое задание, выдаваемое обучаемому, содержит специальный код, получаемый путем преобразования ответа по определенному алгоритму. Процесс нахождения кода называется кодированием задания. Длина кода задания меньше длины кода ответа. Этим обеспечивается устойчивость системы кодирования против попыток получить хорошую оценку иным путем, кроме правильного решения всех задач задания, так как преобразование ответа в код является однозначным, а обратное преобразование кода в ответ – неоднозначным, то есть по коду восстановить правильный ответ в подавляющем большинстве случаев невозможно. Обучаемый, выполнивший закодированное задание и желающий проверить, верным ли является получившийся у него ответ, сначала вводит в устройство код задания, а затем посимвольно набирает ответ. По состоянию индикаторов блока индикаторов 15 обучаемый определяет правильность введенного ответа. Под одним кодом может быть представлено несколько вопросов (задач, упражнений). В этом случае обучаемый действует так же, то есть набирает код задания, а затем вводит подряд все ответы в порядке следования задач. Длина кода может быть любой.

Работа устройства показана на примерах. В рассмотренных примерах минимальная длина кода задания равна трем шестнадцатеричным знакам (буквам, цифрам), то есть двенадцати знакам двоичной системы счисления (соответственно вышеприведенной таблице 1), при этом собственно кодом задания являются второй и третий знаки, а первый является служебным, он устанавливает режим работы заявляемого устройства.

⁶⁵⁵³⁶

Рассмотренный пример можно закодировать в режиме безразличия порядка. Это значит, что первый знак кода задания должен быть Б или Р (таблица 1). Допустим, что код задания имеет вид БПР. В этом случае после ввода кодов 1110, 0010, 1011, 1110 (ОСЛО по таблице 1) в регистре 64 преобразователя ответа без учета порядка 13 (фиг.11) окажется число 11110001. Такое же число хранится во втором блоке памяти 5. На этот раз высокий уровень напряжения поддерживается на выходе триггера 19 блока режимов работы 4, то есть D=1, поэтому в блоке равенства 7 на его выход поступает результат сравнения чисел из второго блока памяти 5 и преобразователя ответа без учета порядка 13. Данный режим характеризуется тем, что существует двенадцать вариантов ответа, которые могут быть получены путем всевозможных перестановок букв в слове ОСЛО. Такой режим особенно удобен, когда ответом является некоторая формула, например, ab+cd, либо набор чисел, последовательность которых не имеет значения, например, корни квадратного уравнения.

Если первым является знак кода задания В или С, то установится режим, когда каждый вводимый знак учитывается только один раз, но порядок имеет значение. Это код 0010 (таблица 1). Если же требуется закодировать в режиме безразличия порядка и без учета повторов, то первым надо выбирать знак Г или Т, что соответствует коду 0011 (таблица 1). Это можно проиллюстрировать на примере задания: (ТМП).

Задание: Укажите хвойные деревья в приведенном списке.

При отсутствии точки в коде триггер 21 блока режимов работы находится в нулевом состоянии, на выходе элемента ИЛИ 24 (фиг.2) поддерживается высокий уровень напряжения, и все служебные знаки становятся такими же обязательными, как и все другие, так как при их вводе на выходе инвертора 25 блока режимов работы 4 хотя и будет меняться уровень напряжения, но на состояние элемента 24 никакого влияния оказать не может. Рассмотренный режим с точкой может применяться всегда там, где служебные знаки образуют многовариантность ввода ответа. Например, произведение двух и нескольких величин можно записывать с применением знаков умножения, точки и без знаков. Чтобы исключить эту неоднозначность, достаточно закодировать задание в режиме безразличия служебных знаков. Тогда при вводе ответа обучаемый может вводить тот знак, который считает нужным, а результат во всех случаях будет одинаковым. То же самое относится к скобкам. Например, в результате упрощения некоторого математического выражения может получиться (а+в), что можно записать и без скобок.

Для кодирования заданий можно использовать компьютер, но заявляемое устройство позволяет осуществить кодирование и без компьютера. Для этого достаточно ввести в заявляемое устройство любой код задания, у которого лишь первый знак должен быть вполне определенным, так как режим работы всегда известен заранее. Затем ввести ответ. Искомый код задания будет получен на выходе четвертого блока памяти 10 (фиг.1). Искомый код можно получить в буквенно-цифровом виде, если подключить выход блока 10 к блоку индикаторов. (На фиг.1 эта связь не показана).

Как видно из вышесказанного, заявляемое устройство промышленно применимо, решает поставленную задачу и в сравнении с прототипом имеет более широкие логико-дидактические возможности. Эти возможности заключаются в следующем:

Во-первых, заявляемое устройство обеспечивает возможность реализации сложных критериев дихотомической оценки ответов, задаваемых булевыми функциями в системах множественного выбора.

Во-вторых, заявляемое устройство допускает возможность кодирования заданий в любых системах, для чего достаточно подключить его к компьютеру и сменить в нем систему преобразования ответов.

В-четвертых, обеспечивается возможность компьютерной обработки результатов самостоятельной работы обучаемого, так как все его действия записываются в первый блок памяти 2. После окончания работы обучаемый (или преподаватель) подключает устройство к компьютеру и переписывает в него содержимое первого блока памяти.

Формула изобретения

1. Устройство для контроля и самоконтроля знаний обучаемых, содержащее блок ввода ответных действий обучаемого, входами которого являются клавиши клавиатуры, соответствующие определенным вводимым символам, блок режимов работы, формирователь пароля, блок индикаторов, последовательно соединенный с формирователем пароля, и коммутатор, отличающееся тем, что оно дополнительно содержит первый блок памяти, первый вход которого соединен с первым выходом блока ввода ответных действий обучаемого, второй блок памяти, третий блок памяти, первым входом соединенный с первым выходом второго блока памяти, а выходом – с первым входом формирователя пароля, четвертый блок памяти, первый вход которого соединен с первым выходом коммутатора, пятый блок памяти, к выходу которого подключен второй вход формирователя пароля, блок равенства, первый вход которого соединен со вторым выходом второго блока памяти, а его второй вход соединен с выходом четвертого блока памяти, блок управления повторами, первый вход которого подключен к первому выходу коммутатора, преобразователь ответа без учета порядка, выход которого соединен с третьим входом формирователя пароля и с третьим входом блока равенства, преобразователь кодов, вход которого подключен к первому выходу блока ввода ответных действий обучаемого, а выход – к первому входу второго блока памяти, к первому входу пятого блока памяти, ко второму входу блока управления повторами, к первому входу преобразователя ответа без учета порядка и к первому входу блока режимов работы, блок управления сбросом, первый выход которого соединен со вторым входом пятого блока памяти, с пятым входом формирователя пароля, с третьими входами второго и третьего блоков памяти, при этом вторые входы этих блоков памяти соединены со вторым выходом коммутатора, кроме этого, второй выход блока ввода ответных действий обучаемого является выходом синхронизации и соединен со вторым входом первого блока памяти, вторым входом блока режимов работы, третий выход блока ввода ответных действий обучаемого соединен с четвертым входом формирователя пароля, его четвертый выход соединен со вторым входом блока управления сбросом, пятый выход блока ввода ответных действий обучаемого соединен с первым входом блока управления сбросом, а шестой его выход связан с одним из двенадцати входов блока индикаторов, причем второй выход блока управления сбросом соединен с первым входом коммутатора, третьим входом блока режимов работы, со вторым входом четвертого блока памяти, со вторым входом преобразователя ответа без учета порядка, с шестым входом формирователя пароля, с третьим входом блока управления повторами, с выходом которого соединен второй вход коммутатора, третий вход преобразователя ответов без учета порядка подключен к первому выходу коммутатора, кроме того, третий вход четвертого блока памяти соединен с выходом преобразователя кодов, первый выход блока индикаторов связан с одним из входов пятого блока памяти, а его второй выход – с четвертым входом блока режимов работы, пятый вход блока режимов работы соединен с седьмым выходом блока ввода ответных действий обучаемого, третий и четвертый входы пятого блока памяти подключены соответственно к первому и третьему из восьми выходам блока режимов работы, причем к первому выходу блока индикаторов подключен пятый вход пятого блока памяти, а шестой вход пятого блока памяти соединен со вторым выходом блока ввода ответных действий обучаемого, первый вход блока индикаторов соединен с третьим входом блока режимов работы, ко второму входу блока индикаторов подключен шестой выход блока ввода ответных действий обучаемого, третий вход блока индикаторов соединен с первым выходом блока управления сбросом, к четвертому входу блока индикаторов подключен первый выход блока режимов работы, к пятому входу – четвертый выход блока режимов работы, шестой вход блока индикаторов соединен со вторым выходом блока режимов работы, седьмой, восьмой, десятый, одиннадцатый входы блока индикаторов соединены соответственно со вторым, первым, третьим и четвертым выходами формирователя пароля, девятый вход блока индикаторов и седьмой вход формирователя пароля подключены к выходу блока равенства, двенадцатый вход блока индикаторов связан с первым выходом блока ввода ответных действий обучаемого, пятый выход блока режимов работы соединен с четвертым входом блока управления повторами, шестой выход блока режимов работы соединен с пятым, а седьмой – с четвертым входами блока равенства, восьмой выход блока режимов работы связан с третьим входом коммутатора, кроме этого, выход первого блока памяти, четвертый вход четвертого блока памяти и седьмой вход пятого блока памяти служат для подключения к компьютеру.

2. Устройство по п.1, отличающееся тем, что входами блока ввода ответных действий обучаемого являются клавиши клавиатуры компьютера, а его выходы связаны через шифратор, входящий в этот блок, с соответствующими на этой клавиатуре клавишами.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 30.06.2006

Извещение опубликовано: 27.07.2007 БИ: 21/2007