Патент на изобретение №2258304

(54) ПРЕОБРАЗОВАТЕЛЬ КОДА

(57) Реферат:

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей путем формирования на выходе преобразователя сигнала логического нуля в режиме ожидания, формировании на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, формировании на выходе преобразователя информационных посылок определенной длины. Преобразователь кода содержит Т-триггеры (1, 3, 9, 10), регистр (5), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (6), элемент ИЛИ-НЕ (7), счетчик (8), формирователь импульсов по фронту (11), RS-триггер (12), тактовый (2), группу информационных (13), пуска (14) входов, информационный (4) выход. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Известен преобразователь кода (см. А.С. СССР №1332536 от 07.03.86, МКИ: Н 03 М 5/12, «Преобразователь кода», И.В. Келтуяла, опубл. 23.08.87, Бюл. № 31), содержащий генератор импульсов, прямой выход которого соединен с вторыми входами первого и второго элементов И, элемент НЕ, выход которого подключен к первому входу второго элемента И, триггер, выход которого является выходом преобразователя. Первый вход первого элемента И объединен с входом элемента НЕ и является входом преобразователя. D-вход триггера подключен к выходу элемента НЕ. Выходы первого и второго элементов И и инверсный выход генератора импульсов соединены, соответственно, с S-, R- и С-входами триггера.

Недостатком известного преобразователя кода является низкое быстродействие из-за низкой скорости преобразования.

Наиболее близким по совокупности существенных признаков к заявляемому изобретению является преобразователь кода (см. статью В.П. Климова, И.М. Казанова, И.Л. Вишнякова Кодирующие устройства оптических каналов в сборнике статей Электронная техника в автоматике, под ред. Ю.И. Конева, выпуск 16. – М.: Радио и связь, 1985 г., с.263, рис.5,а), содержащий инвертор, вход которого является тактовым входом преобразователя и соединен с тактовым входом первого триггера и входом селекции мультиплексора, а выход соединен с тактовым входом второго триггера. Информационный вход первого триггера является информационным входом преобразователя, а выход соединен с первым входом мультиплексора и информационным входом второго триггера, инверсный выход которого соединен со вторым входом мультиплексора, выход которого является выходом преобразователя.

Недостатками известного преобразователя кода являются:

– сложность выделения момента начала поступления полезной информации ввиду постоянного формирования последовательности импульсов на выходе преобразователя в режиме ожидания;

– отсутствие возможности формирования на выходе преобразователя кода информационных посылок определенной длины вследствие отсутствия в схеме преобразователя кода устройства, задающего количество битов в выходной информационной посылке;

– необходимость формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений вследствие использования фазоманипулированного кода в качестве выходного кода преобразователя.

Задачей, на решение которой направлено заявляемое изобретение, является создание преобразователя кода, обладающего расширенными функциональными возможностями, а именно: формирование на выходе преобразователя сигнала логического “0” в режиме ожидания, формирование на выходе преобразователя информационных посылок определенной длины, формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки.

Технический результат, заключающийся в расширении функциональных возможностей, достигается тем, что в преобразователь кода, содержащий первый триггер, тактовый вход которого соединен с тактовым входом преобразователя, второй триггер и выход, введены регистр, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, счетчик-делитель, третий и четвертый триггеры, формирователь импульса по фронту, RS-триггер, группа информационных входов и вход пуска, первый, второй, третий и четвертый триггеры выполнены в виде Т-триггеров с R-входами, при этом R-вход первого Т-триггера соединен с инверсным выходом RS-триггера и R-входами счетчика-делителя и второго Т-триггера, а выход – с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИ-НЕ, выход которого соединен с входом формирователя импульса по фронту, а второй вход – с выходом регистра, информационные входы которого соединены с соответствующими входами группы информационных входов преобразователя, последовательный вход – с общей шиной, вход разрешения параллельной загрузки – с входом пуска преобразователя и S-входом RS-триггера, а тактовый вход – с тактовыми входами счетчика-делителя и второго Т-триггера, выходом четвертого Т-триггера и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с тактовым входом третьего Т-триггера, R-вход которого соединен с выходом формирователя импульса по фронту и R-входом четвертого Т-триггера, а выход – с тактовым входом четвертого Т-триггера, выход счетчика-делителя соединен с R-входом RS-триггера, выход второго Т-триггера соединен с выходом преобразователя.

Указанная совокупность признаков позволяет расширить функциональные возможности преобразователя кода, а именно:

– обеспечить формирование на выходе преобразователя сигнала логического 0 в режиме ожидания за счет блокирования работы преобразователя в режиме ожидания;

– обеспечить формирование на выходе преобразователя информационных посылок определенной длины за счет задания количества битов в выходной информационной посылке;

– обеспечить формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки за счет использования кода, характеризующегося обязательной сменой уровня в начале каждого битового интервала, логический 0 и логическая 1 принимают на время битового интервала высокий или низкий уровень сигнала, при этом длительность битового интервала логического 0 меньше длительности битового интервала логической 1.

На фиг.1 приведена принципиальная электрическая схема преобразователя кода; на фиг.2 – временные диаграммы работы преобразователя кода. Преобразователь кода содержит (см. фиг.1) первый триггер 1, тактовый вход 2, второй триггер 3, выход 4, регистр 5, элемент 6 ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 7 ИЛИ-НЕ, счетчик-делитель 8, третий 9 и четвертый 10 триггеры, формирователь 11 импульса по фронту, RS-триггер 12, группу 13 информационных входов и вход 14 пуска. Первый 1, второй 3, третий 9 и четвертый 10 триггеры выполнены в виде Т-триггеров с R-входами. Тактовый вход первого Т-триггера 1 соединен с тактовым входом 2 преобразователя, a R-вход – с инверсным выходом RS-триггера 12 и R-входами счетчика-делителя 8 и второго Т-триггера 3. Выход первого Т-триггера 1 соединен с первыми входами элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента 7 ИЛИ-НЕ. Выход элемента. 7 ИЛИ-НЕ соединен с входом формирователя 11 импульса по фронту, а второй вход – с выходом регистра 5, информационные входы которого соединены с соответствующими входами группы 13 информационных входов преобразователя, последовательный вход – с общей шиной, вход разрешения параллельной загрузки – с входом пуска преобразователя и S-входом RS-триггера 12, а тактовый вход – с тактовыми входами счетчика-делителя 8 и второго Т-триггера 3, выходом четвертого Т-триггера 10 и вторым входом элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с тактовым входом третьего Т-триггера 9, R-вход которого соединен с выходом формирователя 11 импульса по фронту и R-входом четвертого Т-триггера 10, а выход – с тактовым входом четвертого Т-триггера 10. Выход счетчика-делителя 8 соединен с R-входом RS-триггера 12. Выход второго Т-триггера 3 соединен с выходом преобразователя.

Формирователь 11 импульса по фронту может быть выполнен по схеме, представленной в книге Хоровиц П., Хилл У. «Искусство схемотехники: В 3-х томах: Т.2.» Пер. с англ. – 4-е изд., перераб. и доп. – М.: Мир, 1993, стр.173, рис.8.97а.

Преобразователь кода работает следующим образом.

В исходном состоянии на тактовом входе 2, входах группы 13 информационных входов, входе 14 пуска и выходе 4 преобразователя присутствует уровень логического 0. Первый 1, второй 3, третий 9, четвертый 10 Т-триггеры, счетчик-делитель 8 и RS-триггер 12 находятся в состоянии логического 0.

Преобразователь готов к преобразованию кода. На входы группы 13 входов подается информация в двоичном коде: первый бит информационной посылки на первый информационный вход регистра 5, второй бит – на второй информационный вход и т.д. На вход 2 (см. фиг.2, а) поступают тактовые импульсы. На вход 14 пуска (см. фиг.2, б) подается импульс длительностью от одного до двух периодов тактовой последовательности, поступающей на вход 2. Регистр 5 переводится в режим параллельной загрузки. RS-триггер 12 устанавливается в единичное состояние и на его инверсном выходе устанавливается уровень логического 0 (см. фиг.2, в), который поступает на R-входы Т-триггеров 1, 3 и счетчика-делителя 8, разрешая их переключение. С приходом первого импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логической 1 (см. фиг.2, е), который через элемент 6 поступает на тактовый вход Т-триггера 9 и переключает его в единичное состояние (см. фиг.2, к). Это ведет к тому, что Т-триггер 10 переключается в единичное состояние (см. фиг.2, л), переводя элемент 6 в режим инвертирования информации, поступающей на его первый вход (см. фиг.2, ж). На выходе элемента 7 устанавливается уровень логического 0 (см.фиг.2, з). Т-триггер 3, в свою очередь, переключается в единичное состояние и, следовательно, на выходе 4 преобразователя устанавливается уровень логической 1 (см. фиг.2, м). Положительный перепад с выхода Т-триггера 10 поступает на тактовый вход регистра 5, осуществляя запись информации с входов группы 13 входов в регистр 5 и, соответственно, выдачу на выход регистра 5 (см. фиг.2, д) логического уровня первого бита информационной посылки. Далее происходит преобразование в зависимости от логического состояния бита информационной посылки, при этом после окончания импульса, поступающего на вход 14 пуска регистр 5 переводится в режим сдвига информации влево.

Преобразование логической 1 происходит следующим образом. На один бит информационной посыпки, имеющий состояние логической 1, приходится шесть импульсов на тактовом входе 2. С приходом импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логического 0, который, инвертируясь элементом 6, поступает на тактовый вход Т-триггера 9 и переключает его в нулевое состояние. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логической 1. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логического 0, который, инвертируясь элементом 6, поступает на тактовый вход Т-триггера 9 и переключает его в единичное состояние. Это ведет к тому, что Т-триггер 10 переключается в нулевое состояние, переводя элемент 6 в режим прямой передачи информации, поступающей на его первый вход. Отрицательный перепад с выхода Т-триггера 10 поступает на тактовый вход счетчика-делителя 8, осуществляя его переключение. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логической 1, который, инвертируясь элементом 6, поступает на тактовый вход Т-триггера 9 и переключает его в нулевое состояние. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логического 0. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логической 1, который через элемент 6 поступает на тактовый вход Т-триггера 9 и переключает его в единичное состояние. Это ведет к тому, что Т-триггер 10 переключается в единичное состояние, переводя элемент 6 в режим инвертирования информации, поступающей на его первый вход. Т-триггер 3, в свою очередь, переключается и, следовательно, происходит изменение логического уровня на выходе 4 преобразователя. Положительный перепад с выхода Т-триггера 10 поступает на тактовый вход регистра 5, осуществляя в нем сдвиг информации влево и, соответственно, выдачу на выход регистра 5 логического уровня следующего бита информационной посылки.

Преобразование логического 0 происходит следующим образом. На один бит информационной посылки, имеющий состояние логического 0, приходится два импульса на тактовом входе 2. С приходом импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логического 0. На выходе элемента 7 формируется положительный перепад, который поступает на вход формирователя 11 импульса по фронту. На выходе формирователя 11 вырабатывается импульс (см. фиг.2, и), который поступает на R-входы Т-триггеров 9 и 10, устанавливая их в нулевое состояние. Отрицательный перепад с выхода Т-триггера 10 поступает на тактовый вход счетчика-делителя 8, осуществляя его переключение. С приходом следующего импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логической 1, который через элемент 6 поступает на тактовый вход Т-триггера 9 и переключает его в единичное состояние. Это ведет к тому, что Т-триггер 10 переключается в единичное состояние, переводя элемент 6 в режим инвертирования информации, поступающей на его первый вход. На выходе элемента 7 устанавливается уровень логического 0. Т-триггер 3, в свою очередь, переключается и, следовательно, происходит изменение логического уровня на выходе 4 преобразователя. Положительный перепад с выхода Т-триггера 10 поступает на тактовый вход регистра 5, осуществляя в нем сдвиг информации влево и, соответственно, выдачу на выход регистра 5 логического уровня следующего бита информационной посылки.

Преобразование последующих битов информационной посылки осуществляется аналогично.

В момент окончания преобразования последнего бита информационной посылки на выходе регистра 5 устанавливается уровень логического 0. С приходом импульса, поступающего на вход 2, на выходе Т-триггера 1 устанавливается уровень логического 0. На выходе элемента 7 формируется положительный перепад, который поступает на вход формирователя 11 импульса по фронту. На выходе формирователя 11 вырабатывается импульс, который поступает на R-входы Т-триггеров 9 и 10, устанавливая их в нулевое состояние. Отрицательный перепад с выхода Т-триггера 10 поступает на тактовый вход счетчика-делителя 8, осуществляя его переключение так, что на его выходе устанавливается уровень логической 1 (см. фиг.2, г), который устанавливает в нулевое состояние RS-триггер 12, уровень логической 1 с инверсного выхода которого поступает на R-входы Т-триггеров 1, 3 и счетчика-делителя 8, сбрасывая их в нулевое состояние и запрещая их переключение.

Для преобразования следующей информационной посылки необходимо на входы группы 13 входов подать информацию в двоичном коде, а на входе 14 пуска сформировать импульс длительностью от одного до двух периодов тактовой последовательности, поступающей на вход 2. Следует отметить, что количество битов в информационной посылке нечетное.

Изготовлен лабораторный макет преобразователя кода, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.

Формула изобретения

Преобразователь кода, содержащий первый триггер, тактовый вход которого соединен с тактовым входом преобразователя, второй триггер и выход, отличающийся тем, что введены регистр, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, счетчик-делитель, третий и четвертый триггеры, формирователь импульса по фронту, RS-триггер, группа информационных входов и вход пуска, первый, второй, третий и четвертый триггеры выполнены в виде Т-триггеров с R-входами, при этом R-вход первого Т-триггера соединен с инверсным выходом RS-триггера и R-входами счетчика-делителя и второго Т-триггера, а выход – с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИ-НЕ, выход которого соединен с входом формирователя импульса по фронту, а второй вход – с выходом регистра, информационные входы которого соединены с соответствующими входами группы информационных входов преобразователя, последовательный вход – с общей шиной, вход разрешения параллельной загрузки – с входом пуска преобразователя и S-входом RS-триггера, а тактовый вход – с тактовыми входами счетчика-делителя и второго Т-триггера, выходом четвертого Т-триггера и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с тактовым входом третьего Т-триггера, R-вход которого соединен с выходом формирователя импульса по фронту и R-входом четвертого Т-триггера, а выход – с тактовым входом четвертого Т-триггера, выход счетчика-делителя соединен с R-входом RS-триггера, выход второго Т-триггера соединен с выходом преобразователя.

РИСУНКИ

MM4A – Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 02.03.2008

Извещение опубликовано: 10.03.2010 БИ: 07/2010