Патент на изобретение №2257671

(54) ЦИФРОВОЙ ОБНАРУЖИТЕЛЬ УЗКОПОЛОСНЫХ СИГНАЛОВ

(57) Реферат:

Изобретение относится к области радиотехники и может быть использовано в различных устройствах оценки амплитуды узкополосных сигналов, цифровых обнаружителях и амплитудных детекторах. Достигаемый технический результат – повышение скорости обработки сигнала и упрощение цифрового обнаружителя. Цифровой обнаружитель узкополосных сигналов содержит аналого-цифровой преобразователь, генератор синхронизирующих импульсов, блок принятия решения, регистр сдвига многоразрядных кодов на четыре отсчета, два канала квадратурной обработки, каждый из которых содержит вычитатель и последовательно соединенные блоки обработки отсчетов. 3 ил.

Изобретение относится к области радиотехники и может быть использовано в различных устройствах цифровой оценки амплитуды узкополосных сигналов, цифровых обнаружителях сигнала и амплитудных детекторах.

Известно устройство выделения узкополосных сигналов (см. Гольденберг Л.М., Матюшкин Б.Д., Поляк М.Н. “Цифровая обработка сигналов”. М.: Радио и связь, 1985, стр. 53). Устройство содержит К-1 каскадно соединенных элементов задержки на интервал квантования отсчетов входного сигнала, где К – количество отсчетов, и многовходовый сумматор отсчетов. Недостатком данного устройства является сложность аппаратной реализации при больших К и низкая скорость обработки сигнала при последовательном во времени сложении отсчетов в накапливающем сумматоре.

Наиболее близким по технической сущности к предлагаемому устройству является цифровое устройство для обнаружения сигнала (см. патент США №3281834, НКИ 343-5, 1966 г.), содержащее аналого-цифровой преобразователь, генератор функции правдоподобия, накопитель (аккумулятор) отсчетов и блоки принятия решения о сигнале и помехе. В данном устройстве осуществляется последовательная обработка поступающих входных отсчетов.

К недостаткам известного устройства следует отнести значительные вычислительные затраты при расчете функций правдоподобия и взвешенного накопления их значений. Это ограничивает его применение при обработке высокочастотных сигналов в реальном времени.

Задачей предлагаемого технического решения является повышение скорости обработки сигнала и упрощение аппаратной реализации цифрового обнаружителя.

Поставленная задача решается тем, что цифровой обнаружитель узкополосных сигналов, содержащий аналого-цифровой преобразователь (АЦП), генератор синхронизирующих импульсов, блок принятия решения, дополнительно содержит регистр сдвига многоразрядных кодов на четыре отсчета, первый и второй каналы квадратурной обработки (ККО), каждый из которых содержит вычитатель и последовательно соединенные блоки обработки отсчетов (БОО), при этом количество (n ) БОО определяется двоичным логарифмом числа обрабатываемых периодов сигнала, а каждый из этих блоков состоит из регистра сдвига многоразрядных кодов и сумматора, первый вход которого соединен с входом упомянутого регистра сдвига и является входом БОО, второй вход сумматора соединен с выходом регистра сдвига, выход сумматора является выходом БОО, а тактовый вход регистра сдвига является управляющим входом БОО, при этом выход АЦП соединен с входом многоразрядного регистра сдвига на четыре отсчета, четные выходы которого соединены с соответствующими входами вычитателя первого ККО, выход которого соединен с входом первого БОО первого ККО, а выход n-го блока обработки отсчетов первого ККО – с первым входом блока принятия решения, нечетные выходы многоразрядного регистра сдвига на четыре отсчета соединены с соответствующими входами вычитателя второго ККО, выход которого соединен с входом первого БОО второго ККО, а выход n-го блока обработки отсчетов второго ККО – с вторым входом блока принятия решения, выход которого является выходом устройства, причем управляющие входы АЦП, регистра сдвига многоразрядных кодов на четыре отсчета и БОО соединены с соответствующими выходами генератора синхронизирующих импульсов.

Предлагаемое техническое решение поясняется чертежами.

На фиг.1 представлена структурная схема предлагаемого устройства, на фиг.2 – частотная характеристика цифрового обнаружителя (f_о– центральная частота сигнала, частота квантования АЦП равна 4f₀), а на фиг.3 – пример частотной характеристики обнаружителя при заданных параметрах.

Устройство содержит (см. фиг.1) АЦП 1, на вход 2 которого поступает исследуемый сигнал, а на управляющий вход 3 – тактовые импульсы. Выход АЦП 1 соединен с входом регистра 4 сдвига многоразрядных кодов на четыре отсчета, четные выходы которого соединены с соответствующими входами вычитателя 5 первого ККО 6, а нечетные выходы – с соответствующими входами вычитателя 7 второго ККО 8. Каждый ККО, помимо вычитателя, содержит n каскадно соединенных БОО. Количество БОО зависит от числа N обрабатываемых периодов сигнала и определяется двоичным логарифмом N. Такое построение устройства обеспечивает минимальное количество БОО, при этом число обрабатываемых периодов сигнала равно N=2n . Первый ККО 6 содержит последовательно соединенные блоки 9-1, 9-2,… , 9-n обработки отсчетов, а второй ККО 8 – последовательно соединенные блоки 10-1, 10-2,… , 10-n обработки отсчетов. Каждый из БОО состоит из регистра сдвига многоразрядных кодов и сумматора. Блоки 9-1, 9-2,… ,9-n обработки отсчетов содержат регистры 11-1, 11-2,… , 11-n сдвига многоразрядных кодов и сумматоры 12-1, 12-2,… , 12-n соответственно, а блоки 10-1, 10-2,… , 10-n обработки отсчетов – соответственно регистры 13-1, 13-2,… , 13-n сдвига многоразрядных кодов и сумматоры 14-1, 14-2,… , 14-n. В каждом блоке 9(10) обработки отсчетов первый вход сумматора 12(14) соединен с входом регистра 11(13) сдвига и является входом блока 9(10) обработки отсчетов. Второй вход сумматора 12(14) соединен с выходом регистра 11(13) сдвига. Выход сумматора 12(14) является выходом блока 9(10) обработки отсчетов, а тактовый вход регистра 11(13) сдвига является управляющим входом блока 9(10) обработки отсчетов. Выход вычитателя 5 соединен с входом блока 9-1 обработки отсчетов ККО 6, а выход блока 9-n обработки отсчетов ККО 6 – с первым входом блока 15 принятия решения. Выход вычитателя 7 соединен с входом блока 10-1 обработки отсчетов второго ККО 8, а выход блока 10-n обработки отсчетов ККО 8 – с вторым входом блока 15 принятия решения, выход которого является выходом 16 цифрового обнаружителя. Управляющие входы АЦП 1, регистра 4 сдвига многоразрядных кодов на четыре отсчета и блоков 9(10) обработки отсчетов соединены с соответствующими выходами генератора 17 синхронизирующих импульсов.

Работает устройство следующим образом.

Исследуемый сигнал поступает на вход 2 аналого-цифрового преобразователя 1, который в соответствии с тактовым сигналом, поступающим на его вход 3, через равные временные интервалы, равные четверти периода сигнала, формирует четыре отсчета x_i1, хi ₂, хi ₃, хi ₄, на i-м периоде Т сигнала, где – хi ₁, хi ₂, хi ₃, хi ₄ – значение (двоичный код) отсчета сигнала на выходе АЦП 1. В соответствии с управляющими сигналами с генератора 17 синхронизирующих импульсов эти значения отсчетов последовательно запоминаются в регистре 4 сдвига многоразрядных кодов на четыре отсчета. Два одинаково функционирующих канала 6 и 8 квадратурной обработки сигнала определяют отклик устройства на четные и нечетные отсчеты сигнала на его периоде соответственно. На выходе ККО 8 имеем отклик устройства на обработку нечетных отсчетов сигнала в виде

а на выходе ККО 6 – отклик устройства на обработку четных отсчетов сигнала

где N – количество обрабатываемых периодов сигнала.

Для случая, когда N=2n , где n – натуральное число, обработка сигнала в ККО осуществляется следующим образом.

На выходах вычитателей 5 и 7 формируются значения сигнала (х_i2-x_i4) и (x_i1 -х_i3) соответственно. Полученные результаты складываются в сумматорах 12(14) блоков 9(10) обработки отсчетов с хранящимися в регистрах 11(13) предшествующими значениями этих разностей и на выходах первых блоков 9-1(10-1) обработки отсчетов соответствующих ККО формируются величины [(х_i2-x_i4)+(x_(i-1)2-x_(i-1)4)] и [(х_i1-х_i3)+(х_(i-1)1-x_(i-1)3)] соответственно. После этого по синхронизирующим импульсам с генератора 17 величины (х_i2-х_i4) и (х_i1-х_i3), полученные на выходах вычитателей 5 и 7, записываются в регистры 11-1(13-1) сдвига многоразрядных кодов первых блоков 9-1(10-1) обработки отсчетов соответствующих ККО на одно (2⁰=1) значение.

Полученные на выходах первых блоков 9-1(10-1) результаты по тактовым импульсам с генератора 17 синхронизирующих импульсов складываются в сумматорах 12-2(14-2) вторых блоков 9-2(10-2) обработки отсчетов с последними значениями сигналов, записанных в регистрах 11-2(13-2) сдвига многоразрядных кодов вторых блоков 9-2(10-2) обработки отсчетов на два (2¹=2) соседних значения, образуя величины

[(x_i2-x_i4)+(x_(i-1)2-x_(i-1)4)+(x_(i-2)2-x(_i-2)4)+(x_(i-3)2-x_(i-3)4)] ,

[(x_i1-x_i3)+(x_(i-1)1-x_(i-1)3)+(x_(i-2)1-x_(i-2)3)+(x_(i-3)1-x_(i-3)3)] ,

соответственно. Затем по тактовым импульсам с генератора 17 синхронизирующих импульсов величины [(х_i2-x_i4)+(x_(i-1)2-x_(i-1)4)] и [ (x_i1-x_i3)+(x_(i-1)1-x_(i-1)3] , полученные на выходе первых блоков 9-1(10-1), записывается в регистры 11-2(13-2) сдвига многоразрядных кодов вторых блоков 9-2(10-2) соответствующих ККО.

Далее процедура повторяется. На последнем (n-ом) этапе полученные ранее результаты складываются в сумматорах 12-n(14-n) n-ых блоков 9-n(10-n) в каждом ККО с последними записанными значениями в регистрах 11-n(13-n) сдвига многоразрядных кодов этих же блоков на 2n ^-1=N/2 соседних значений (n=log₂N). Результаты y₁ и y₂, определяемые выражениями (1) и (2) соответственно, поступают в блок 15 принятия решения.

В блоке 15 вычисляется величина у согласно формуле

Полученное значение, пропорциональное амплитуде входного узкополосного сигнала, выдается на выходе блока 15 принятия решения. При необходимости в блок 15 вводится компаратор, сравнивающий у с заданным порогом, тогда выходное бинарное решение будет определять наличие или отсутствие искомого сигнала на входе устройства.

Регистры сдвига многоразрядных кодов могут быть реализованы на М двоичных регистрах (М – разрядность кода) или на оперативных запоминающих устройствах с циклическим перебором адресов по модулю 2k ,

Таким образом, для реализации обнаружителя узкополосного сигнала по N принятым периодам в каждом квадратурном канале требуется один вычитатель и n=log2 N сумматоров (при N=1024 получим n=10).

Передаточная функция одного канала устройства в терминах z -преобразования [3] имеет вид

При подстановке Z =e^jT/4 (T/4 – период квантования) и в результате преобразования из (4) получим зависимость отношения выходного сигнала (числового кода) к амплитуде входного гармонического воздействия от его частоты в виде

где N – число периодов обрабатываемого узкополосного сигнала, Т – период сигнала. Второй канал имеет такой же модуль передаточной функции. При =2 f для частотной характеристики (5) получим

Как видно, функция H(f) является периодической функцией частоты f входного гармонического сигнала, что характерно для цифровых фильтров. На фиг.2 показан общий вид зависимости H(f) в окрестности частоты f₀.

Максимум H(f) достигается на частотах f=(1+2k )f₀, и равен

Полоса частот П между ближайшими к f₀ нулями H(f) равна

Рабочая тактовая частота определяется в основном задержкой распространения сигнала в n=log₂ N каскадно соединенных сумматорах (плюс задержки в регистрах сдвига, если данные записываются в них до передачи в сумматоры). При n=5÷ 15 для современной элементной базы это означает, что центральная рабочая частота f₀ устройства обнаружения может достигать десятков мегагерц.

Пример частотной характеристики обнаружителя при N=2048 (n=11) и f₀=10 МГц (f_КВ=40 МГц) в координатах абсолютной расстройки f=f-f₀ представлен на фиг.3.

Как видим, предлагаемое устройство способно эффективно выделять высокочастотный сигнал в узкой полосе частот (меньшей ± 5 кГц).

Таким образом, предлагаемый обнаружитель при сравнительно малых аппаратурных затратах обеспечивает обработку высокочастотных узкополосных сигналов с большей скоростью.

Формула изобретения

Цифровой обнаружитель узкополосных сигналов, содержащий аналого-цифровой преобразователь (АЦП), генератор синхронизирующих импульсов, блок принятия решения, отличающийся тем, что он дополнительно содержит регистр сдвига многоразрядных кодов на четыре отсчета, первый и второй каналы квадратурной обработки (ККО), каждый из которых содержит вычитатель и последовательно соединенные блоки обработки отсчетов, при этом количество (n) блоков обработки отсчетов определяется двоичным логарифмом числа обрабатываемых периодов сигнала, а каждый из этих блоков состоит из регистра сдвига многоразрядных кодов и сумматора, первый вход которого соединен с входом упомянутого регистра сдвига и является входом блока обработки отсчетов, второй вход сумматора соединен с выходом регистра сдвига, выход сумматора является выходом блока обработки отсчетов, а тактовый вход регистра сдвига является управляющим входом блока обработки отсчетов, при этом выход АЦП соединен с входом многоразрядного регистра сдвига на четыре отсчета, четные выходы которого соединены с соответствующими входами вычитателя первого ККО, выход которого соединен с входом первого блока обработки отсчетов первого ККО, а выход n-го блока обработки отсчетов первого ККО – с первым входом блока принятия решения, нечетные выходы многоразрядного регистра сдвига на четыре отсчета соединены с соответствующими входами вычитателя второго ККО, выход которого соединен с входом первого блока обработки отсчетов второго ККО, а выход n-го блока обработки отсчетов второго ККО – с вторым входом блока принятия решения, выход которого является выходом устройства, причем управляющие входы АЦП, регистра сдвига многоразрядных кодов на четыре отсчета и блоков обработки отсчетов соединены с соответствующими выходами генератора синхронизирующих импульсов.

РИСУНКИ

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 10.12.2005

Извещение опубликовано: 27.01.2007 БИ: 03/2007