Патент на изобретение №2248036
|
||||||||||||||||||||||||||
(54) ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ
(57) Реферат:
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение структуры за счет уменьшения количества выходов в n раз при сохранении функциональных возможностей. Устройство содержит 2n элементов “И”, n элементов “ИЛИ”, n D-триггеров. 2 ил., 1 табл.
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Известны логические вычислители (см., например, рис.5.3 на стр. 144 в книге Гутников В.С. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов x1,… xn 1,… ,xn К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная структура, поскольку прототип имеет n выходов. Техническим результатом изобретения является упрощение структуры за счет уменьшения количества выходов в n раз при сохранении функциональных возможностей прототипа. Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 элементов “И” и n-1 элементов “ИЛИ”, особенность заключается в том, что в него введены n+1 элементов “И”, n D-триггеров и элемент “ИЛИ”, причем выход i-го На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки. Логический вычислитель содержит элементы “И” 11,… ,12n, элементы “ИЛИ” 21,… ,2n и D-триггеры 31,… ,3n, причем выход элемента Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый,… ,n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x1,… , xn и где В представленной ниже таблице приведены значения выражения (2) при n=4.
Таким образом, предлагаемый логический вычислитель на своем выходе реализует функцию где Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов – входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один выход.
Формула изобретения
Логический вычислитель для реализации любой из n простых симметричных булевых функций, содержащий n-1 элементов “И” и n-1 элементов “ИЛИ”, отличающийся тем, что в него введены n+1 элементов “И”, nD-триггеров и элемент “ИЛИ”, причем выход i-го
РИСУНКИ
MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Дата прекращения действия патента: 28.05.2005
Извещение опубликовано: 20.10.2006 БИ: 29/2006
|
||||||||||||||||||||||||||
2=x1x2
x1x3
{0,1}.
элемента “И” соединен с вторым входом i-го элемента “ИЛИ” и первым входом (n+i)-го элемента “И”, подключенного вторым входом и выходом соответственно к первому входу i-го элемента “ИЛИ” и входу данных i-го D-триггера, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу i-го элемента “И”, первый вход которого соединен с неинвертирующим выходом i-го D-триггера, выход каждого предыдущего элемента “ИЛИ” подключен к первому входу последующего элемента “ИЛИ”, а первый вход первого и выход n-го элементов “ИЛИ” соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.
соединен с вторым входом элемента 2i и первым входом элемента 1n+i, подключенного вторым входом и выходом соответственно к первому входу элемента 2i и входу данных D-триггера 3i, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу элемента 1i, первый вход которого соединен с неинвертирующим выходом D-триггера 3i, выход элемента 
подключен к первому входу элемента 2k+1, первый вход элемента 21 и выход элемента 2n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.
будут определяться соответственно рекуррентными выражениями
есть номер момента времени tj (фиг.2); Vi0=1; W0j=0. Период Т сигнала y2 должен удовлетворять условию Т>
t, где 
элемента “И” соединен с вторым входом i-го элемента “ИЛИ” и первым входом (n+i)-го элемента “И”, подключенного вторым входом и выходом соответственно к первому входу i-го элемента “ИЛИ” и входу данных i-го D-триггера, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу i-го элемента “И”, первый вход которого соединен с неинвертирующим выходом i-го D-триггера, выход каждого предыдущего элемента “ИЛИ” подключен к первому входу последующего элемента “ИЛИ”, а первый вход первого и выход n-го элементов “ИЛИ” соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.
